| 主权项 |
2.如申请专利范围第1项所述之方法,其中该第一结构系内连线结构。3.如申请专利范围第1项所述之方法,其中该第二结构系测试结构。4.如申请专利范围第1项所述之方法,其中该探针在磨损测量期间系实际上与该第二结构接触。5.如申请专利范围第1项所述之方法,其中该方法系适用于复数个晶圆上,其中该方法更包含在估量该晶圆其中之一之磨损后,若该测量或估量之磨损超过预定値时,为其后之研磨晶圆调整该研磨步骤。6.如申请专利范围第1项所述之方法,其中该第一结构系至少为1mmx1mm之正方形一样大,及该第二结构系不大于60mx60m之正方形。7.如申请专利范围第1项所述之方法,其中该第一及第二结构系成周期性排列结构,其中该导电材质在每一该第一及第二结构中形成复数个导电线,其中在该第一及第二结构中,每一该导电线之宽度加相邻导电线间之距离系相同。8.如申请专利范围第1项所述之方法,其中在该第二结构所在位置上,该晶圆不具有任何在该第一结构中不存在之结构层。9.如申请专利范围第1项所述之方法,其中该第二区域系该晶圆之切割线或边缘区域。10.如申请专利范围第1项所述之方法,其中该导电材质系包含金属。11.如申请专利范围第1项所述之方法,其中该导电材质系包含铜或钨。12.一种制造积体电路或电路于一晶圆中之方法,该方法包含研磨该晶圆之步骤,其中该晶圆包含(i)半导体基板,(ii)形成于该半导体基板上之介电层,该介电层内具有复数个沟渠,以及(iii)形成于该介电层上及该沟渠中之导电材质;其中该研磨步骤包含研磨该导电材质以将该导电材质自该介电层之上表面移除;其中该介电层及位于该沟渠中之该导电材质形成第一结构及与该第一结构分开之第二结构,其中在每一该第一结构及该第二结构内之任两个相邻的沟渠中,每个沟渠上的一个相同位置间之距离相同,其中该第一结构系位于第一区域内,以及该第二结构系位于第二区域内,其中该第二区域系与该第一区域分开或与该第一区域重叠;其中该第二结构之尺寸系较该第一结构小,且该第二结构系为测试结构,其适用于测试该晶圆,但并非制造于该晶圆上之任何作用电路系统之组成部分。13.如申请专利范围第12项所述之方法,其中该第一结构系内连线结构。14.如申请专利范围第12项所述之方法,其中该第一结构系至少为1mmx1mm之正方形一样大,及该第二结构系不大于60mx60m之正方形。15.如申请专利范围第12项所述之方法,其中该导电材质在每一该第一结构及该第二结构中形成复数个导电线,其中在该第一结构及该第二结构中,每一该导电线之宽度加相邻导电线间之距离系相同,及其中在该第二结构所在位置上,该晶圆不具有任何在该第一结构中不存在之结构层。16.如申请专利范围第12项所述之方法,其中该导电材质系包含金属。17.如申请专利范围第12项所述之方法,其中该导电材质系包含铜或钨。18.如申请专利范围第12项所述之方法,其中该第二区域系该晶圆之切割线或边缘区域。19.一种制造积体电路或电路于一晶圆中之方法,该方法包含研磨该晶圆之步骤,其中该晶圆包含(i)半导体基板,(ii)形成于该半导体基板上之介电层,该介电层内具有复数个沟渠,以及(iii)形成于该介电层上及该沟渠中之导电材质;其中该研磨步骤包含研磨该导电材质以将该导电材质自该介电层之上表面移除;其中该介电层及位于该沟渠中之该导电材质形成第一结构及与该第一结构分开之第二结构,其中在每一该第一结构及该第二结构内之任两个相邻的沟渠中,每个沟渠上的一个相同位置间之距离相同,其中该第一结构系位于第一区域内,以及该第二结构系位于第二区域内,其中该第二区域系与该第一区域分开或与该第一区域重叠;其中该第二结构之尺寸系较该第一结构小;其中该第二结构系与该晶圆之切割线或边缘区域重叠;以及其中在该第二结构所在位置上,该晶圆不具有任何在该第一结构中不存在之结构层。20.如申请专利范围第19项所述之方法,其中该第一结构系内连线结构。21.如申请专利范围第19项所述之方法,其中该第二结构系测试结构。22.如申请专利范围第19项所述之方法,其中该导电材质系包含金属。23.如申请专利范围第19项所述之方法,其中该导电材质系包含铜或钨。24.如申请专利范围第19项所述之方法,其中该导电材质在每一该第一结构及该第二结构中形成复数个导电线,其中在该第一结构及该第二结构中,每一该导电线之宽度加相邻导电线间之距离系相同。25.一种晶圆,其系包含:半导体基板;介电层,系形成于该半导体基板上,其中该介电层具有复数个沟渠;导电线,系位于该沟渠中;其中该介电层及位于该沟渠中之该导电材质形成第一结构及与该第一结构分开之第二结构,其中在每一该第一结构及该第二结构内之任两个相邻的沟渠中,每个沟渠上的一个相同位置间之距离相同,其中该第一结构系位于第一区域内,以及该第二结构系位于第二区域内其中该第二区域系与该第一区域分开或与该第一区域重叠;其中该第二结构之尺寸系较该第一结构小,且该第二结构结构系为测试结构,其适用于测试该晶圆,但并非制造于该晶圆上之任何作用电路系统之组成部分。26.如申请专利范围第25项所述之晶圆,其中该第一结构系内连线结构。27.如申请专利范围第25项所述之晶圆,其中该第一结构系至少为1mmx1mm之正方形一样大,及该第二结构系不大于60mx60m之正方形。28.如申请专利范围第25项所述之晶圆,其中该导电材质在每一该第一结构及该第二结构中形成复数个导电线,其中在该第一结构及第二试结构中,每一该导电线之宽度加相邻导电线间之距离系相同。29.如申请专利范围第25项所述之晶圆,其中在该第二结构所在位置上,该晶圆不具有任何在该第一结构中不存在之结构层。30.如申请专利范围第25项所述之晶圆,其中该导电材质系包含金属。31.如申请专利范围第25项所述之晶圆,其中该导电材质系包含铜或钨。32.一种晶圆,其系包含:半导体基板;介电层,系形成于该半导体基板上,其中该介电层具有复数个沟渠;导电线,系位于该沟渠中;其中该介电层及位于该沟渠中之该导电材质形成第一结构及与该第一结构分开之第二结构,其中在每一该第一结构及该第二结构内之任两个相邻的沟渠中,每个沟渠上的一个相同位置间之距离相同,其中该第一结构系位于第一区域内,以及该第二结构系位于第二区域内,其中该第二区域系与该第一区域分开或与该第一区域重叠;其中该第二结构之尺寸系较该第一结构小;其中该第二结构系与该晶圆之切割线或边缘区域重叠;以及其中在该第二结构所在位置上,该晶圆不具有任何在该第一结构中不存在之结构层。33.如申请专利范围第32项所述之晶圆,其中该第一结构系内连线结构。34.如申请专利范围第32项所述之晶圆,其中该第二结构系测试结构。35.如申请专利范围第32项所述之晶圆,其中该第一结构系至少为1mmx1mm之正方形一样大,及该第二结构系不大于60mx60m之正方形。36.如申请专利范围第32项所述之晶圆,其中该导电材质在每一该第一结构及该第二结构中形成复数个导电线,其中在该第一结构及该第二结构中,每一该导电线之宽度加相邻导电线间之距离系相同。37.如申请专利范围第32项所述之晶圆,其中该导电材质系包含金属。38.如申请专利范围第32项所述之晶圆,其中该导电材质系包含铜或钨。39.一种积体电路制造过程中之导电层研磨方法,其系应用于一晶圆上,该晶圆包含(i)半导体基板,(ii)形成于该半导体基板上之介电层,该介电层内具有复数个沟渠,以及(iii)形成于该介电层上及该沟渠中之导电材质,该导电层研磨方法至少包含下列步骤:研磨该晶圆之该导电材质以将该导电材质自该介电层之上表面移除,其中该介电层及位于该沟渠中之该导电材质形成第一结构及与该第一结构分开之第二结构,其中在每一该第一结构及该第二结构内之任两个相邻的沟渠中,每个沟渠上的一个相同位置间之距离相同,其中该第一结构系位于第一区域内,以及该第二结构系位于第二区域内,其中该第二区域系与该第一区域分开或与该第一区域重叠,其中该第二结构之尺寸系较该第一结构小;在该研磨步骤后,利用探针测量该第二结构之磨损,以估量该第一结构之磨损,其中该探针与该第二结构所在位置之晶圆距离为2mm或更小。40.如申请专利范围第39项所述之方法,其中该第一结构系内连线结构。41.如申请专利范围第39项所述之方法,其中该第二结构系测试结构。42.如申请专利范围第39项所述之方法,其中该探针在磨损测量期间系实际上与该第二结构接触。43.如申请专利范围第39项所述之方法,其中该方法系适用于复数个晶圆上,其中该方法更包含在估量该晶圆其中之一之磨损后,若该测量或估量之磨损超过预定値时,为其后之研磨晶圆调整该研磨步骤。44.如申请专利范围第39项所述之方法,其中该第一结构系至少为1mmx1mm之正方形一样大,及该第二结构系不大于60mx60m之正方形。45.如申请专利范围第39项所述之方法,其中该第一结构及该第二结构系成周期性排列结构,其中该导电材质在每该第一结构及该第二结构中形成复数个导电线,其中在该第一结构及该第二结构中,每一该导电线之宽度加相邻导电线间之距离系相同。46.如申请专利范围第39项所述之方法,其中在该第二结构所在位置上,该晶圆不具有任何在该第一结构中不存在之结构层。47.如申请专利范围第39项所述之方法,其中该第二结构系与该晶圆之切割线或边缘区域重叠。48.如申请专利范围第47项所述之方法,其中该第一区域系与该晶圆之该切割线或该边缘区域重叠。49.如申请专利范围第39项所述之方法,其中该导电材质系包含金属。50.如申请专利范围第39项所述之方法,其中该导电材质系包含铜或钨。图式简单说明:第一及第二图:其系显示一晶圆于习知之积体电路制造过程之剖面图。第三图:其系为第一及第二图所示晶圆之平面图。第四及第五图:其系为根据本案一些较佳实施例制造之晶圆之平面图。 |
