| 主权项 |
2.如申请专利范围第1项所述之微处理器指令读取构造,其中该些其它指令,若为算数逻辑之常态指令,于该下一指令周期该程式记忆体读取下一指令(PC+1)位址,若为无条件跳跃指令,于该下一指令周期该程式记忆体读取其指令指向之新位址,若为呼叫或返回指令,于该下一指令周期该程式记忆体读取其指令指向之新位址或堆叠上之位址。3.如申请专利范围第1项所述之微处理器指令读取构造,其中该指令读取数目暂存器系以二进位数码"1"表示为读取二指令之状态,该指令读取数目暂存器系以二进位数码"0"表示为读取一指令之状态。4.一种微处理器指令读取构造,其包含:指令读取数目暂存器,以记录指令读取数目之状态;一处理单元,以执行算数逻辑、控制及预先读取解译位于指令缓冲暂存器之下一执行指令之运算;指令缓冲暂存器,以读取程式记忆体之指令位址;程式记忆体,其包含奇、偶数页程式记忆体,以储存奇、偶数之指令位址;位址缓冲暂存器,其包含奇、偶数位址缓冲暂存器,以存第一、第二多工器所选取奇、偶数之指令位址;加一电路,以将位址线之指令位址加一;第一多工器,以选取奇数指令位址;第二多工器,以选取偶数指令位址;第三多工器,以选取奇、偶数页程式记忆体中之其一指令位址;第四多工器,以致能偶数位址缓冲暂存器,而得让偶数页程式记忆体读取其指令位址;第五多工器,以致能奇数位址缓冲暂存器,而得让奇数页程式记忆体读取其指令位址;第六多工器,以控制第三多工器选取奇、偶数页程式记忆体何者之指令位址;于指令执行程序中,该处理单元预先读取解译之下一指令来设定指令读取数目暂存器之状态,其中,解译之下一执行指令若为条件式跳跃指令,则设定指令数目暂存器为读取二指令状态,而于下一指令周期,该奇、偶数程式记忆体读取储存于奇、偶数位址缓冲暂存器之下两个指令位址,而依该处理单元解译而藉由第六多工器决定该指令缓冲暂存器读取该程式记忆体中其一指令;解译之下一执行指令若为其它指令,则设定指令数目暂存器为读取一指令状态,而于下一指令周期,该程式记忆体读取奇、偶数位址缓冲暂存器其一指令位址,以达程式记忆体不必要的读取而降低电量消耗者。5.如申请专利范围第4项所述之微处理器指令读取构造,其中该些其它指令,若为算数逻辑之常态指令,于该下一指令周期该程式记忆体读取下一指令(PC+1)位址,若为无条件跳跃指令,于该下一指令周期该程式记忆体读取其指令指向之新位址,若为呼叫或返回指令,于该下一指令周期该程式记忆体读取其指令指向之新位址或堆叠上之位址。6.如申请专利范围第4项所述之微处理器指令读取构造,其中该指令读取数目暂存器系以二进位数码"1"表示为读取二指令之状态,该指令读取数目暂存器系以二进位数码"0"表示为读取一指令之状态。图式简单说明:第一图为传统微处理器指令读取法之时序示意图。第二图为另一传统微处理器指令读取法之时序示意图。第三图为本创作微处理器指令读取法之流程图。第四图为本创作微处理器指令读取构造之实施例图。第五图、第六图为本创作微处理器指令读取法之时序示意图。 |
