| 主权项 |
1.一种积体电路封装之改良,其中包含积体电路元件的组件系内连线到一功能性单元,并进一步连接到电源及信号外部电路,该改良包含:一基板构件,其由该半导体及介电质之群中取用一材料,该基板具有第一及第二实质平行的表面,该基板具有高密度线路而置于该第一及第二实质平行的表面中该第一表面上,该基板具有至少一个通道构件,其延伸通过该基板,其由该第一到该第二个该实质平行的表面,至少一个该组件,其包含至少一个该积体电路构件,其位于该基板的该第一及第二平行表面中该第一平行表面上,而层内及层间包含该至少一个通道连接通过该高密度线路,及至少一外部密度电路连接位在该第一及第二平行表面中该第二平行表面上,并连接到至少一个该通道构件。2.如申请专利范围第1项之改良,其中该基板构件与该积体电路构件的至少一个具有一匹配的膨胀之特定温度系数。3.如申请专利范围第1项之改良,其中该至少一个外部密度电路连接位在该第一及第二平行表面之该第二平行表面上,并连接到至少一个该包含球状金属之该通道构件。4.如申请专利范围第1项之改良,其中该通道构件为铜,镍及铝中的至少一个。5.一种内连线积体电路元件到一功能性电路单元并进一步连接该单元到电源及信号外部电路之方法,该方法包含以下步骤:提供一基板构件,其具有第一及第二实质平行,并由一第一厚度尺寸所分隔的表面,在该基板的该第一表面中形成通道的一电洞图样到一小于该第一厚度尺寸之深度,以一导电材料填入该通道电洞,平坦化该基板的该第一表面,其包含该填充的通道,施加高密度电路在该基板的该第一表面,该施加步骤依序包含提供接点到来自位在该基板的该第一表面上的该道之该电路,及,提供接点在该高密度电路的该曝露表面中,用于连接到该积体电路元件,由该基板的该第二表面上移除材料,藉此曝露该导体填充的通道,放置并接触于该高密度电路与每个该至少一积体电路构件,及,接触每个该曝露的通道在该基板的该第二表面中到外部的电源及信号电路。6.如申请专利范围第5项之方法,其中该基板的材料为矽。7.如申请专利范围第6项之方法,其包含在以金属填入该通道电洞的步骤之前提供一隔离层在该通道电洞的该壁面之上的步骤。8.如申请专利范围第7项之方法,其中该隔离为自氧化矽,氮化矽,钽及氮化钽之群中所选出的一材料。9.如申请专利范围第6项之方法,其中该通道系由铜,镍及铝的群中所取出的至少一种金属来填入。10.如申请专利范围第6项之方法,其中该接触到电源及信号外部电路包含有球状金属接点。11.一种用以彼此内连线积体电路元件并连线到电源及外部电路之封装方法,该方法包含以下步骤:提供一绝缘基板构件该基板构件具有第一及第二实质平行的表面,该基板具有一导体填入的通道之图样,其每个曝露在该第一及该第二表面上,施加至少一层高密度电路在该基板的该第一及第二表面之该第一表面上,其具有外部连接到该曝露的通道,放置该积体电路元件于其上,并连接该基板的该第一表面上之该高密度电路,及,施加一接点至各个该基板之该等表面之该第二个表面之该曝露通道至电源及信号外部电路。12.如申请专利范围第11项之方法,其包含该提供一填入导体的通道图样之步骤,其每个系曝露在该第一及该第二基板表面上,并在每个通道处提供电性绝缘。13.如申请专利范围第11项之方法,其中该基板为矽。14.如申请专利范围第13项之方法,其中该电性绝缘为在填入金属之前在该通道电洞之壁面上的氧化。15.如申请专利范围第14项之方法,其中该接点系进入到电源及信号外部电路包含球状金属。图式简单说明:图1为本发明之封装的一横截面图,所示为具有通道及表面电路之模组,其支援两个积体电路晶片。图2所示为成为一组模组基板之制程中一晶圆的上视图,其具有模组,线路及通道位置之范例性配置。图3所示为图2中部份沿着该线3-3的该晶圆之横截面图,显示出该通道的部份形成到一深度“D"。图4所示为图3之晶圆的该部份之进一步部份产品的横截面图,其显示出线路图样,通道连接,及电性隔离特征。图5所示为一四个积体电路模组的上视图,其已经沿着图2的虚线所切割。图6所示为在图5中的模组沿着图5的线6-6之横截面图,其显示该晶片位在该基板上,该晶片附着接点,该层间及层内,模组线路及该通道。图7所示为如图6中的模组,在使用球接点来安装于一外部封装基板之后的横截面图。 |
