| 主权项 |
1.一种半导体记忆体之评估配置,该评估配置包括一第一MOS评估阶段(T3.T4),其特征在于一第二双极评估阶段(3.4.5),其中藉由隔离阶段(6.7.Tr)以隔离该MOS评估阶段(T3.T4)。2.如申请专利范围第1项之评估配置,其中该第一MOS评估阶段(T3.T4)具有两个交叉耦合之第一和第二MOS电晶体,该等电晶体的连接方式为,藉由其源极-汲极路径互相并联,且串联一第三MOS电晶体(6),该第一MOS评估阶段的时脉系使用一第一电压(VSAP)提供,并且供应电压(VCC)供应至该评估配置。3.如申请专利范围第1项或第2项之评估配置,其中该第二双极评估阶段(3.4.5)包括具有第一导电型式基极区域之两个交叉耦合之第一和第二双极电晶体(3.4),该等电晶体的连接方式为藉由其汲极-射极路径互相并联,且串联一第三双极电晶体(5),该第二双极电晶体的时脉系使用一第二电压(VSANPN)提供,并且会将参考接地电位供应给该第二双极电晶体。4.如申请专利范围第3项之评估配置,其中该隔离阶段(6.7;Tri)包括藉由闸极互相连接两个第四和第五MOS电晶体,该第四MOS电晶体(6)串联连接该第一MOS电晶体(T3),而该第一双极电晶体(3)和该第五MOS电晶体(7)串联连接该第二MOS电晶体(T4)和第二双极电晶体(4)。5.如申请专利范围第4项之评估配置,其中该等第一和第二MOS电晶体具有第一导电型式之通道。6.如申请专利范围第4项之评估配置,其中该第三MOS电晶体(6)具有第一导电型式之通道。7.如申请专利范围第4项之评估配置,其中该等第四和第五MOS电晶体(6.7;Tri)具有第二导电型式之通道。8.如申请专利范围第4项之评估配置,其中该第一导电型式系为p-导电型式。9.如申请专利范围第4项之评估配置,其中其中该等第一和第二双极电晶体(3.4)之射极共同连接至该第三双极电晶体(5)之集极,该第一双极电晶体(3)之基极连接至该第二双极电晶体(4)之集极,而该第二双极电晶体(4)之基极连接至该第一双极电晶体(3)之集极。10.如申请专利范围第1项之评估配置,其中该MOS评估阶位于在一记忆体阵列之一边,而该双极评估阶段(3.4)系经由隔离阶段(Tri)提供在另一边(参考图2)。11.如申请专利范围第1项之评估配置,其中该等位元线(BL、NBL)被连接在该MOS评估阶段(T3.T4)与该隔离阶段(6.7)之间。图式简单说明:图1a和1b显示根据本发明之评估配置(图1a)以及一传统评估配置(图1b)之电路图,图2显示一npn评估阶段以及一p-MOS评估阶段和两单元阵列,图3显示根据本发明具npn评估阶段之评估配置之基本布局,图4显示在5毫伏之读取讯号于根据本发明之评估配置之情况下之在位元线上模拟电压之图表,图5显示一单元阵列之简化概略显示,图6显示一既存简单评估配置之电路,图7显示在图6之评估配置之情况下之电压图表,图8显示一CMOS评估配置,以及图9显示在图8之评估配置之情况下之电压图表。 |
