半导体积体电路

摘要

[课题] 一种半导体积体电路易于对输入复数个相异频率之时脉区域间实施高精度的相位管理。[解决手段]于A时脉驱动器102、B时脉驱动器103、CMOS缓冲电路119的时脉延迟值分别设为Ta、Tb、Td。当选择电路114、115、116的端子选择0时，延迟值Ta-Td记忆于暂存器电路117，端子切换为1时，延迟值Ta-Td-Tb记忆于暂存器电路118。然后，藉由设定CMOS缓冲电路119的延迟值，可设定A时脉驱动器102与B时脉驱动器103的相位差。伍、(一)、本案代表图为：第___1___图(二)、本案代表图之元件代表符号简单说明：101~相位同步电路；102~A时脉驱动器；103~B时脉驱动器；104~A时脉区域；105~B时脉区域；106~基准时脉输入端子；107~回授时脉输入端子；108~A时脉输出端子；109~B时脉输出端子；110、111~可变延迟电路；112~相位比较电路；113~选择讯号输入端子；114、115、116~选择电路；117、118~暂存器电路；119~CMOS缓冲电路；131、132~输入端子。

主权项

1.一种半导体积体电路,包括:相位同步电路,产生第一时脉及第二时脉;第一时脉驱动器,将上述第一时脉分配至第一时脉范围中;第二时脉驱动器,将上述第二时脉分配至第二时脉范围中;第一可变延迟电路,设置于包括上述第一时脉驱动器与相位比较电路的相位比较回圈上,并由上述相位比较电路的输出设定延迟量;第二可变延迟电路,设置于包括上述第二时脉驱动器、上述第一可变延迟电路与上述相位比较电路的相位比较回圈上,并由上述相位比较电路的输出设定延迟量;选择电路,对上述第一相位比较回圈与上述第二相位比较回圈做切换;相位差导入装置,为了将上述第一、第二时脉范围之间所有既定的相位差,反应至上述第二可变延迟电路的延迟量。2.如申请专利范围第1项所述之半导体积体电路,其中上述相位差导入装置为设于上述相位比较回圈的延迟电路。3.如申请专利范围第1项所述之半导体积体电路,其中上述相位差导入装置为上述相位同步电路,其产生具有与上述既定相位差相等相位差的上述第一、第二时脉。4.如申请专利范围第1项所述之半导体积体电路,其中上述相位差导入装置包括设于上述相位比较回圈的延迟电路与上述相位同步电路,上述相位同步电路产生具有较上述既定相位差小的相位差的上述第一、第二时脉。5.如申请专利范围第1项所述之半导体积体电路,其中上述相位差导入装置为具有相等于上述既定相位差之不同平衡点的第一、第二相位比较电路所组成的上述相位比较电路。6.如申请专利范围第1.2.3.4或5项所述之半导体积体电路,其更包括一同步检测电路,以控制上述选择电路的切换。7.如申请专利范围第6项所述之半导体积体电路,其中上述相位同步电路包括上述同步检测电路。8.如申请专利范围第1.2.3.4或5项所述之半导体积体电路,其更包括一记数器电路,控制上述选择电路的切换。图式简单说明:第1图表示关于第一实施型态之相位管理的电路图;第2图表示关于第一实施型态之相位同步电路的电路图;第3图表示关于第一实施型态之相位比较电路的电路图;第4图表示关于第一实施型态之可变延迟电路的电路图;第5图表示关于第一实施型态之相位管理的时间图;第6图表示关于第二实施型态之相位管理的电路图;第7图表示关于第二实施型态之电压控制震荡电路的电路图;第8图表示关于第三实施型态之相位管理的电路图;第9图表示关于第四实施型态之相位管理的电路图;第10图表示关于第四实施型态之同步检测电路的电路图;第11图表示关于第五实施型态之相位管理的电路图;第12图表示关于第六实施型态之相位管理的电路图;第13图表示关于第七实施型态之相位管理的电路图;第14图表示关于第八实施型态之相位管理的电路图;第15图表示关于第八实施型态之相位同步电路的电路图;第16图表示关于第九实施型态之相位管理的电路图;第17图表示关于第九实施型态之相位比较电路的电路图;以及第18图表示关于第九实施型态之相位管理的时间图。第19图表示习知之相位管理的电路图;