| 主权项 |
1.一种半导体记忆体装置,该装置包含:一状态控制单元,设置成用于接收外部控制信号并输出内部命令;一丛发长度控制单元,其配置成用于接收来自该状态控制单元的内部命令,并输出一丛发控制信号,以保持一行操作的一活动状态至一丛发长度;一时脉缓冲器,其配置成用于接收一外部时脉信号,并产生:一脉冲时脉信号,其用于产生与该外部时脉信号的上升边缘一致的一脉冲;和一反相时脉信号,其一相位与该外部时脉信号的一相位相反;一丛发控制信号产生单元,其配置成用于接收来自该丛发长度控制单元的丛发控制信号,并产生:一反相丛发控制信号,其有一相位与该丛发控制信号的一相位相反;以及一测试模式丛发控制信号,其在该丛发控制信号的一停用时间内有一短脉冲出现;一丛发端控制单元,其系依照指示一测试模式的一测试模式信号而受到控制;该丛发端控制单元被配置成用以产生指示一丛发端时间的一丛发端信号,在一正常操作中,其系藉由与该反相时脉信号同步且使用该反相丛发控制信号;在一测试操作中,其系藉由与该脉冲时脉信号同步并使用该测试模式丛发控制信号;以及一预充电控制单元,其系配置成依照该丛发端信号执行一预充电操作。2.如申请专利范围第1项之装置,其中该丛发端控制单元进一步包括:一比较单元,其与该脉冲时脉信号同步,并在一正常模式中配置成用以驱动该反相丛发控制信号;在一测试模式中根据该测试模式信号与该用以驱动该测试模式丛发控制信号的反相时脉信号同步;以及一丛发端信号产生单元,其配置成依照来自该比较单元的输出信号,输出该丛发端信号。3.如申请专利范围第2项之装置,其中该比较单元进一步包括:一第一传输闸,用于依照该测试模式信号,有选择地传输该反相丛发控制信号;一第二传输闸,用于依照该测试模式信号,有选择地传输该测试模式丛发控制信号;一第三传输闸,用于依照该测试模式信号,有选择地传输该脉冲时脉信号;一第四传输闸,用于依照该测试模式信号,有选择地传输该反相时脉信号;一PMOS电晶体和一第一NMOS电晶体,其各自的闸极共同相连接一起,以接收藉由该第一和第二传输闸有选择地传输的信号,并且各自的汲极共同相连接,连接该PMOS电晶体的一源极以接收一电源电压;以及一第二NMOS电晶体,连接其一闸极,以接收藉由该第三和第四传输闸有选择地传输的信号,其汲极连接至该第一NMOS电晶体的源极,以及其源极连接至一接地电压。4.如申请专利范围第2项之装置,其中该丛发端信号产生单元进一步包括:一锁存器,配置成用于锁存来自该比较单元的输出信号;一延迟单元,其用于延迟来自该锁存单元的输出信号至一预定时间;以及一逻辑装置,其用于将来自该比较单元的输出信号和该延迟单元的输出信号进行逻辑合并,并输出该丛发端信号。5.如申请专利范围第4项之装置,其中该丛发端信号产生单元进一步包括一切换单元,将来自该比较单元的该输出信号重置至接地电压。6.如申请专利范围第1项之装置,其中该丛发控制信号产生单元进一步包括:一反相器,配置成用于将该丛发控制信号反相,并输出该反相丛发控制信号;一延迟单元,其用于延迟该丛发控制信号至一预定时间;以及一逻辑单元,配置成用于将该丛发控制信号和来自该延迟单元的输出信号进行逻辑合并,并输出该测试模式丛发控制信号。图式简单说明:图1系说明一传统半导体记忆体装置之方块图。图2系说明图1中一丛发端控制单元之详细电路图。图3系图1中一标准模式之操作时序图。图4系图1中一测试模式之操作时序图。图5系在图1的测试模式中,一丛发端信号延迟一时脉的操作时序图。图6系依照本揭示装置的一半导体记忆体装置之方块图。图7系说明图6中一丛发控制信号产生单元之详细电路图。图8系说明图6中一丛发端控制单元之详细电路图。图9系图6中一测试模式之操作时序图。 |
