| 摘要 |
本发明系提供一种可抑制因冗余判定所造成之进入速度下降之具有冗余组态之记忆电路，该记忆电路包含多数具有多数正规扇区与预备扇区之区块，其特征在于：各扇区具有多数记忆格，且当第1区块内之正规扇区有不良时，该不良正规扇区则换成第2区块内之预备扇区。然后，依照所供给之位址，于第1期间同时选择第1区块内之与选择位址相对应之正规扇区和第2区块内之预备扇区，并在第1期间后，依照供给位址是否与冗余位址一致之冗余判定结果，而维持正规扇区或预备扇区其中一者之选择。又，无论冗余判定结果为何，即，供给位址是否与用以表示不良扇区之冗余位址一致，由于在开始进入动作之第1期间内，使第1区块内之正规扇区与和其成对之第2区块内之预备扇区成为同时选择状态，故可抑制因冗余判定动作所造成之进入速度下降的问题。 |
