| 主权项 |
1.一种半导体元件,包括: 一基底,其具有一源极区、一汲极区及一浅沟渠隔 离结构,其中该浅沟渠隔离结构系位于该源极区及 该汲极区之间,且与该源极区及该汲极区相邻接, 并且电性隔离该源极区及该汲极区; 一导体层,配置于该基底之上,该导体层系与该源 极区、该浅沟渠隔离结构及该汲极区局部重叠; 一闸氧化层,配置于该导体层之上;以及 一闸极结构,位于该闸氧化层之上,该闸极结构、 该源极区及该汲极区构成一电晶体。2.如申请专 利范围第1项所述之半导体元件,其中该导体层电 性连接该源极区及该汲极区,系作为该电晶体之一 通道区。3.如申请专利范围第1项所述之半导体元 件,其中该导体层包括磊晶矽层。4.如申请专利范 围第1项所述之半导体元件,其中该电晶体为一金 属-氧化物-矽电晶体。5.一种半导体元件,包括至 少二电晶体,各该电晶体包括: 一源极区; 一汲极区; 一浅沟渠隔离结构,该浅沟渠隔离结构系位于该源 极区及该汲极区之间,且与该源极区及该汲极区相 邻接,并且电性隔离该源极区及该汲极区; 一导体层,配置于该源极区、该浅沟渠隔离结构及 该汲极区之上,且该导体层电性连接该源极区及该 汲极区,系作为一通道区; 一闸氧化层,配置于该导体层之上;以及 一闸极结构,位于该闸氧化层之上,其中该闸极结 构、该源极区及该汲极区系形成一电晶体。6.如 申请专利范围第5项所述之半导体元件,其中该导 体层包括磊晶矽层。7.如申请专利范围第5项所述 之半导体元件,其中该导体层为掺杂者。8.一种半 导体元件,包括一第一电晶体与一第二电晶体,其 中: 该第一电晶体,包括: 一第一扩散区; 一第二扩散区,系与该第一扩散区隔开; 一第一浅沟渠隔离结构,系配置于该第一扩散区及 该第二扩散区之间,且与该第一扩散区及该第二扩 散区相邻接,并且将该第一扩散区及该第二扩散区 电性隔离; 一第一导体层,系位于该第一扩散区、该第一浅沟 渠隔离结构及该第二扩散区之上; 一第一闸氧化层,系配置于该第一导体层之上;以 及 一第一闸极结构,系位于该第一闸氧化层之上;以 及 该第二电晶体,系与该第一电晶体相互邻接,其包 括: 一第三扩散区,系与该第一扩散区隔开; 一第四扩散区,系与该第三扩散区隔开; 一第二浅沟渠隔离结构,系配置于该第三扩散区及 该第四扩散区之间,且与该第三扩散区及该第四扩 散区相邻接,并将该第三扩散区及该第四扩散区电 性隔离; 一第二导体层,系与该第一导体层隔开,且配置于 该第三扩散区、该第二浅沟渠隔离结构及该第四 扩散区之上; 一第二闸氧化层,系配置于该第二导体层之上;以 及 一第二闸极结构,系位于该第二闸氧化层之上。9. 如申请专利范围第8项所述之半导体元件,其中该 第一扩散区及该第二扩散区系为该第一电晶体之 源极区及汲极区。10.如申请专利范围第8项所述之 半导体元件,其中该第三扩散区及该第四扩散区系 形成该第二电晶体之源极区及汲极区。11.如申请 专利范围第9项所述之半导体元件,其中该第二扩 散区与该第三扩散区系为相同之扩散区。12.如申 请专利范围第8项所述之半导体元件,更包括一第 三导体层,其系与该第一导体层相互邻接,且该第 三导体层系配置于该第一扩散区与该第二扩散区 其中之一之上。13.如申请专利范围第12项所述之 半导体元件,其中该第三导体层系掺杂着杂质,该 杂质系与该第一扩散区与该第二扩散区其中之一 之形式相同。14.如申请专利范围第8项所述之半导 体元件,更包括一第四导体层,其系与该第二导体 层相互邻接,且该第四导体层系配置于该第三扩散 区与该第四扩散区其中之一之上。15.如申请专利 范围第14项所述之半导体元件,其中该第四导体层 系掺杂着杂质,该杂质系与该第三扩散区与该第四 扩散区其中之一形式相同。16.如申请专利范围第 12项所述之半导体元件,其中该第一导体层、该第 二导体层及该第三导体层包括一连续的导体层。 17.如申请专利范围第14项所述之半导体元件,其中 该第一导体层、该第二导体层及该第四导体层包 括一连续的导体层。18.如申请专利范围第8项所述 之半导体元件,其中该第一闸氧化层与该第二闸氧 化层包括一连续的氧化层。19.如申请专利范围第8 项所述之半导体元件,其中该第一导体层与该第二 导体层包括一连续的导体层。20.一种电晶体之短 通道效应最小化的方法,包括: 提供一基底; 于该基底中形成一源极区及一汲极区; 于该源极区及该汲极区之间形成一浅沟渠隔离结 构,该浅沟渠隔离结构与该源极区及该汲极区相邻 接,并电性隔离该浅沟渠隔离结构该源极区及该汲 极区; 于该基底之上形成一导体层,其中该导体层系与该 源极区、该浅沟渠隔离结构及该汲极区局部重叠; 于该导体层上形成一闸氧化层;以及 于该闸氧化层之上形成一闸极结构,其中该闸极结 构、该源极区及该汲极区系构成一电晶体。图式 简单说明: 第1图所示系为本发明之一较佳实施例之电晶体的 剖面图。 第2图所示系为本发明之另一较佳实施例之半导体 元件的剖面图。 |
