| 主权项 |
1.一种装置,包括:一第一数目输入端,包括至少两输入端,其连接以接收一差动小摆动讯号;一缩减器,其基于经输入端所接收之资料,产生差动且小摆动SUM及CARRY输出讯号。2.如申请专利范围第1项之装置,进一步包括:一第二数目输出端,其提供差动SUM及CARRY输出讯号,该第二数目系小于该第一数目。3.如申请专利范围第2项之装置,其中第一数目为六,及第二数目为四,及其中缩减器电路系一3对2缩减器电路。4.如申请专利范围第2项之装置,其中输入端以差动讯号形式接收资料X(i)、Y(i)及Z(i),及其中缩减器电路依据方程式操作:SUM (i) = X (i) XOR Y (i) XOR Z(i)CARRY(i) = X(i)*Y(i) + X(i)*Z(i) + Y(i)*Z(i)。5.如申请专利范围第1项之装置,其中至少一输入端系连接以接收一全摆动讯号。6.如申请专利范围第5项之装置,其中缩减器电路包括至少一小讯号XOR单元。7.如申请专利范围第6项之装置,其中小讯号XOR单元包括至少一通道闸,该通道闸具有一端,其连接以接收小摆动讯号,及具有一闸,其系连接经由全摆动讯号所控制。8.如申请专利范围第1项之装置,进一步包括:删除进位逻辑连接缩减器电路,不论输入端所接收之资料,该删除进位逻辑产生CARRY输出讯号以指示一逻辑0。9.如申请专利范围第1项之装置,进一步包括:再产生逻辑连接缩减器电路,不论输入端所接收之资料,该再产生逻辑产生CARRY输出讯号以指示一逻辑1。10.如申请专利范围第1项之装置,进一步包括:一第一感应放大器,其系连接用以接收差动且小摆动SUM输出讯号,使该第一感应放大器提供一相对应全摆动SUM输出讯号;及一第二感应放大器,其系连接用以接收差动且小摆动SUM输出讯号,使该第二感应放大器提供一相对应全摆动SUM输出讯号。11.如申请专利范围第10项之装置,其中该第一及第二感应放大器系反应一计时讯号转换而致动于一第一方向,及其中该缩减器电路,包括至少一等化器装置,其系于一第二不同方向致动以等化缩减电路中之内节点,以反应计时讯号转换。12.一种方法,包括:接收包括至少一小摆动讯号对之一第一数目差动讯号对,该第一数目系至少是三;及经利用该第一数目讯号对,使产生SUM及CARRY输出讯号。13.如申请专利范围第12项之装置,其中SUM及CARRY输出讯号系差动小摆动输出讯号,该方法进一步包括:感应小摆动差动SUM及CARRY输出讯号;及放大SUM及CARRY输出讯号,以提供相对应之全摆动SUM及CARRY输出讯号。14.如申请专利范围第13项之装置,其中接收包括接收来自一全摆动缩减器电路之至少一讯号对。15.一种3对2缩减器电路,包括:一第一控制输入集合,其接收至少一全摆动差动输入讯号对;一第二输入集合,其接收至少一小摆动差动输入讯号对;该逻辑,基于经由在第一及第二输入集合接收之输入讯号所指示之资料,使提供小讯号且差动SUM及CARRY输出讯号。16.如申请专利范围第15项之3对2缩减器电路,其中该第一控制输入集合,其接收两全摆动差动输入讯号对Y及Z,该第二输入集合,其接收一小摆动差动输入讯号对X;及该逻辑依据方程式操作:SUM=X XOR Y XOR ZCARRY = X*Y + X*Z + Y*Z。17.如申请专利范围第16项之3对2缩减器,进一步包括:删除进位逻辑,不论输入讯号所指示之资料,使产生CARRY讯号,以指示一逻辑0。18.一种处理器,包括:一全摆动缩减器电路;及一小摆动缩减器电路,其串接于全摆动缩减器电路,该串接之全及小摆动缩减器电路,使缩减四个或多个输入向量之部份,成为相对应之差动且小摆动SUM及CARRY输出向量。19.如申请专利范围第18项之处理器,进一步包括一位址产生单元,该位址产生单元包括全及小摆动缩减电路。20.如申请专利范围第18项之处理器,其中该小摆动缩减器电路接收全摆动差动控制讯号,及至少一差动且小摆动输入讯号对。图式简单说明:图1系图示一实施例之一缩减电路之构图。图2系图示一具有删除进位电路之实施例之一缩减器电路之构图。图3系一处理器含一相同于图1及2缩减器电路之一之缩减器电路之一方块图。图4系使用于图3处理器中之小型讯号多工器(mux)之构图。图5系表示1实施例用于减少向量,由一第一数量向量到一第二较少数量向量之一方法流程图。图6系一3对2缩减器电路之一先前静态CMOS方法之构图。图7系一全摆动且差动骨牌之3对2缩减器电路,其可使用于图3处理器之构图。 |
