| 主权项 |
1.一种用于记录有关时脉讯号CLK之讯号EDGE之抵达 时间的时间数位变换器,该时间数位变换器包括: 一粗糙延迟路径,包括N个粗糙延迟级N,该N个粗糙 延迟级被串联一起;其中讯号EDGE被施加至第一粗 糙延迟级的输入端; N个精致延迟路径,各被耦合至粗糙延迟级之相关 之一者以接收自其来到的讯号,各精致延迟路径包 括(M-1)个精致延迟级及用于传送讯号EDGE的M个节点 ;其中时间数位变换器可藉由记录讯号EDGE通过N精 致延迟路径中之MN节点之数目传送来记录有关讯 号CLK之讯号EDGE的抵达时间。2.依据申请专利范围 第1项的时间数位变换器,进一步包括:N个M位元暂 存器,各M位元暂存器被耦合至精致延迟路径之相 关之一者,其中M位元暂存器之各输入端系被耦合 至耦合该M位元暂存器之精致延迟路径之M节点的 一不同者。3.依据申请专利范围第2项的时间数位 变换器,进一步包括:N个优先编码器,各优先编码器 被耦合至M位元暂存器之相关之一者,用于接收及 执行暂存L讯号所表示之优先运算的M位元。4.依据 申请专利范围第3项的时间数位变换器,进一步包 括:一用于接收及侦测讯号EDGE变换的边缘侦测器 。5.依据申请专利范围第4项的时间数位变换器,进 一步包括:一延迟编码器,用于接收各该N个优先编 码器之该L位元讯号及回应产生对应讯号EDGE该抵 达时间的TIME-STAMP讯号,其中该抵达时间系藉由辨 识讯号EDGE并不通过随后精致延迟路径及精致延迟 路径之M节点的任一来传送,但通过某些但非所有M 节点传送讯号EDGE时,讯号EDGE通过精致延迟路径之 所有M节点一传送来决定。6.依据申请专利范围第5 项的时间数位变换器,进一步包括:N个精致延迟缓 冲器,各精致延迟缓冲器被耦合至粗糙延迟级之相 关之一者以接收自其来到的讯号,各精致延迟缓冲 器被耦合至精致延迟路径之相关之一者以供应传 出的讯号。7.依据申请专利范围第6项的时间数位 变换器,进一步包括:一第二粗糙延迟路径,包括N个 粗糙延迟级,第二粗糙延迟路径中之N个粗糙延迟 级被串联一起,其中讯号CLK被施加至第二粗糙延迟 路径中之第一粗糙延迟级的输入端,其中讯号CLK_ 延迟被产生于第二粗糙延迟路径中之最后粗糙延 迟级的输出端。8.依据申请专利范围第7项的时间 数位变换器,其中讯号CLK及讯号CLK_延迟系实际同 相,且其中讯号CLK_延迟落后讯号CLK一讯号CLK的周 期。9.依据申请专利范围第8项的时间数位变换器, 进一步包括:一组N个从属偏压电路,各从属偏压电 路被耦合至第一及第二粗糙延迟路径中之粗糙延 迟级之相关之一者,用来分别控制流过其间之讯号 EDGE及CLK的延迟。10.依据申请专利范围第9项的时 间数位变换器,进一步包括:第二组N个从属偏压电 路,第二组N个从属偏压电路中之各从属偏压电路 被耦合至精致延迟缓冲器之相关之一者。11.依据 申请专利范围第10项的时间数位变换器,进一步包 括:一相位侦测器,用来接收讯号CLK及CLK_延迟及产 生被第一及第二组N个从属偏压电路中之各从属偏 压电路中接收的讯号,其中由相位侦测器产生之讯 号的电压电位可改变使讯号CLK及CLK_延迟的相位相 等。12.依据申请专利范围第11项的时间数位变换 器,其中该延迟编码器进一步接收用于侦测讯号 EDGE变换之边缘侦测器的输出讯号。13.依据申请专 利范围第12项的时间数位变换器,其中讯号EDGE及CLK 各包括一对差分讯号,各具有一高差分及一低差分 讯号。14.依据申请专利范围第13项的时间数位变 换器,其中时间数位变换器可记录一周期讯号CLK内 之讯号EDGE的抵达时间。15.依据申请专利范围第14 项的时间数位变换器,其中各粗糙延迟级包括: 一第一电晶体,具有一用来接收第一输入讯号的控 制端,一第一电流处理端,被耦合至其第二端被耦 合至第一电压供应之第一电阻器的第一端,及一第 二电流处理端; 一第二电晶体,具有一用来接收第二输入讯号的控 制端,一第一电流处理端,被耦合至其第二端被耦 合至第一电压供应之第二电阻器的第一端,及一第 二电流处理端; 一第三电晶体,具有一用来接收第三输入讯号的控 制端,一第一电流处理端,被耦合至第一及第二电 晶体之第二电流处理端,及,一第二电流处理端,被 耦合至其第二端被耦合至第二电压供应之第三电 阻器的第一端。16.依据申请专利范围第15项的时 间数位变换器,其中各精致延迟缓冲器系包括: 一第一电晶体,具有一用来接收第一输入讯号的控 制端,一第一电流处理端,被耦合至其第二端被耦 合至第一电压供应之第一电阻器的第一端,及一第 二电流处理端; 一第二电晶体,具有一用来接收第二输入讯号的控 制端,一第一电流处理端,被耦合至其第二端被耦 合至第一电压供应之第二电阻器的第一端,及一第 二电流处理端; 一第三电晶体,具有一用来接收第三输入讯号的控 制端,一第一电流处理端,被耦合至第一及第二电 晶体之第二电流处理端,及,一第二电流处理端,被 耦合至其第二端被耦合至第二电压供应之第三电 阻器的第一端。17.依据申请专利范围第16项的时 间数位变换器,其中各M位元暂存器之各输入端系 包括:第一及第二端,各用于接收一高差分及一低 差分讯号。18.依据申请专利范围第17项的时间数 位变换器,其中各精致延迟路径系包括:第一及第 二脚,各脚包括M-1个电阻器及M个邻接电阻器之间 的M个节点,其中各精致延迟路径中,第一脚中之各M 个节点可形成具有第二脚之各M个节点的一不同者 之一节点对,其中各节点对之第一及第二节点被耦 合至耦合该精致延迟路径之M位元暂存器之输入端 之一不同者的差分输入端。19.依据申请专利范围 第18项的时间数位变换器,其中各N个精致延迟路径 之各第一及第二脚中之M-1个电阻器的电阻均相同 。20.依据申请专利范围第19项的时间数位变换器, 其中流过各N个精致延迟路径之该第一及第二脚的 该电流相同。21.依据申请专利范围第20项的时间 数位变换器,其中各精致延迟路径之该第一脚进一 步包括: 一第一电晶体,具有一被耦合至该精致延迟路径之 相关精致延迟缓冲器的输出端,一被耦合至第一电 压供应的第一电流处理端,及一被耦合至该第一脚 之该M节点之该第一者的第二电流处理端; 一第二电晶体,具有一第一电流处理端,被耦合至 该第一脚之该M节点之最后一者,一第二电流处理 端,被耦合至其第二端被耦合至第二电压供应之脚 中之该第M个电阻器,及一控制端,被耦合至该精致 延迟路径之相关精致延迟缓冲器之该第三电阻器 的该控制端。22.依据申请专利范围第21项的时间 数位变换器,其中各精致延迟路径之该第二脚进一 步包括: 一第一电晶体,具有一被耦合至该精致延迟路径之 相关精致延迟缓冲器的输出端,一被耦合至该第一 电压供应的第一电流处理端,及一被耦合至该第一 脚之该M节点之该第一者的第二电流处理端; 一第二电晶体,具有一第一电流处理端,被耦合至 该第一脚之该M节点之最后一者,一第二电流处理 端,被耦合至其第二端被耦合至第二电压供应之该 脚中之第M个电阻器,及一控制端,被耦合至该精致 延迟路径之相关精致延迟缓冲器之该第三电阻器 的该控制端。23.依据申请专利范围第22项的时间 数位变换器,其中各精致延迟路径中,第一节点配 对之第一及第二节点之电压跨越及第二节点配对 之第一及第二节点之电压跨越之间的流逝时间,系 等于第二节点配对之第一及第二节点之电压跨越 及第三节点配对之第一及第二节点之电压跨越之 间的流逝时间,其中该第一脚中,该第一及第二节 点配对之该第一节点系被耦合跨越M-1个电阻器之 一不同者之第一及第二端,且其中该第三节点配对 之第一节点系被耦合至M-1个电阻器之另一者之第 一端,其第二端系被耦合至该第二节点配对之该第 一节点;其中该第二脚中,该第一及第二节点配对 之该第二节点系被耦合跨越该M-1个电阻器之一不 同者之第一及第二端,且其中该第三节点配对之该 第二节点系被耦合至该M-1个电阻器之另一者,其第 二端系被耦合至该第二节点配对之该第二节点。 24.依据申请专利范围第23项的时间数位变换器,其 中N等于32而M等于8。25.依据申请专利范围第24项的 时间数位变换器,其中用于侦测讯号EDGE变换之该 边缘侦测器系包括一及(AND)闸,可于其非反向端之 第一输入端处接收讯号EDGE,且于其反向端之第二 输入端处接收延迟讯号EDGE。26.依据申请专利范围 第25项的时间数位变换器,其中该第一粗糙延迟路 径中之最后粗糙延迟级的该输出端系被耦至粗糙 延迟级的输入端。27.依据申请专利范围第26项的 时间数位变换器,其中各优先编码器系为暂存优先 编码器,且进一步包括一组合优先编码器及一L位 元暂存器,该组合优先编码器可用于执行优先功能 及供应该L位元讯号至该L位元暂存器。28.依据申 请专利范围第27项的时间数位变换器,其中各暂存 优先编码器之各M位元暂存器之各暂存位元及各L 位元暂存器之各暂存位元,系为具有用于接收被耦 合至该M位元暂存器及该暂存优先编码器之该精致 延迟路径之节点配对之一不同者之第一及第二节 点之差分输入端的一对资料输入端。29.一种用于 记录有关时脉讯号CLK之讯号EDGE之抵达时间的方法 ,包括之步骤为: 通过第一组N个粗糙延迟级之至少一者传送讯号 EDGE,该N个粗糙延迟级被串联一起; 通过N个精致延迟路径之至少一者传送讯号EDGE,该 精致延迟路径各被耦合至该粗糙延迟级之相关之 一者,各精致延迟路径具有(M-1)个精致延迟级及M个 节点;及 从N精致延迟路径中之MN节点间来记录,讯号EDGE通 过传送之节点数目,该数目系代表有关讯号CLK之讯 号EDGE的该抵达时间。30.依据申请专利范围第29项 的方法,进一步包括:储存呈现于各该N个精致延迟 路径之该M个节点之讯号的动作。31.依据申请专利 范围第30项的方法,进一步包括:优先编码被储存自 各该M个节点之讯号及据以因应而产生L位元优先 编码器讯号的动作。32.依据申请专利范围第31项 的方法,进一步包括:侦测讯号EDGE之变换的动作。 33.依据申请专利范围第32项的方法,进一步包括:讯 号EDGE并不通过随后精致延迟路径及精致延迟路径 之M节点的任一来传送,但通过某些但非所有M节点 传送讯号EDGE时,辨识讯号EDGE通过精致延迟路径之 所有M节点一传送的动作。34.依据申请专利范围第 33项的方法,进一步包括:缓冲由各粗糙延迟级产生 之讯号,及供应各被缓冲之讯号至该精致延迟路径 之一不同者。35.依据申请专利范围第33项的方法, 进一步包括:控制通过各该N个精致延迟路径之时 间延迟的动作。36.依据申请专利范围第35项的方 法,进一步包括:通过被串联耦合之第二组N个粗糙 延迟级传送讯号CLK,藉此产生与讯号CLK实际同相, 但落后讯号CLK一讯号CLK周期的讯号CLK_延迟。37.依 据申请专利范围第36项的方法,进一步包括:通过该 第一组粗糙延迟级中之各粗糙延迟级来控制延迟 的动作。38.依据申请专利范围第37项的方法,进一 步包括:通过该第二组粗糙延迟级中之各粗糙延迟 级来控制延迟的动作。39.依据申请专利范围第38 项的方法,进一步包括:侦测讯号CLK及讯号CLK_延迟 相位之间的差异并产生讯号使讯号CLK及讯号CLK_延 迟之相位相等。40.依据申请专利范围第39项的方 法,其中记录有关讯号CLK之讯号EDGE之抵达时间的 动作,系包括记录有关讯号CLK之讯号EDGE之抵达时 间,其两讯号各包括一对差分讯号,各包括一高差 分及一低差分讯号。41.依据申请专利范围第40项 的方法,其中记录有关讯号CLK之讯号EDGE之抵达时 间的动作,系包括记录讯号CLK一周期内之有关时脉 讯号CLK之讯号EDGE的抵达时间。42.依据申请专利范 围第41项的方法,其中通过第一组N个粗糙延迟级之 至少一者传送讯号EDGE的动作,系包括通过第一组N 个粗糙延迟级之至少一者传送讯号EDGE的动作,各 包括: 一第一电晶体,具有一用于接收第一输入讯号的控 制端,一被耦合至第一电晶体之第一端的第一电流 处理端,其第二端被耦合至第一电压供应,及一第 二电流处理端; 一第二电晶体,具有一用于接收第一输入讯号的控 制端,一被耦合至第二电晶体之第一端的第一电流 携载端,其第二端被耦合至第一电压供应,及一第 二电流处理端; 一第三电晶体,具有一用于接收第三输入讯号的控 制端,一被耦合至第一及第二电晶体之第二电流处 理端的第一电流处理端,及一被耦合至第三电晶体 之第一端的第二电流携载端,其第二端被耦合至第 二电压供应。43.依据申请专利范围第42项的方法, 其中缓冲由各粗糙延迟级产生之讯号及供应各被 缓冲之讯号至该精致延迟路径之一不同者的动作, 系包括藉由延迟缓冲器缓冲由各粗糙延迟级产生 之讯号,其包括: 一第一电晶体,具有一用于接收第一输入讯号的控 制端,一被耦合至第一电晶体之第一端的第一电流 处理端,其第二端被耦合至第一电压供应,及一第 二电流处理端; 一第二电晶体,具有一用于接收第一输入讯号的控 制端,一被耦合至第二电晶体之第一端的第一电流 处理端,其第二端被耦合至该第一电压供应,及一 第二电流处理端; 一第三电晶体,具有一用于接收第三输入讯号的控 制端,一被耦合至第一及第二电晶体之第二电流处 理端的第一电流携载端,及一被耦合至第三电晶体 之第一端的第二电流携载端,其第二端被耦合至第 二电压供应。44.依据申请专利范围第43项的方法, 其中各精致延迟路径系包括第一及第二脚,各脚包 括(M-1)个电阻器及邻接电阻器之间的M个节点,其中 各精致延迟路径中,第一脚中之各M个节点可形成 具有第二脚之该M个节点的一不同者之节点对,其 中各节点对提供一对差分讯号。45.依据申请专利 范围第44项的方法,其中储存讯号的动作系包括储 存由各精致延迟路径之各节点对提供的差分讯号 。46.依据申请专利范围第45项的方法,进一步包括: 提供第一脚之各(M-1)个电阻器及各该N个精致延迟 路径之该第二脚相同电阻的动作。47.依据申请专 利范围第45项的方法,进一步包括:通过各N个精致 延迟路径之第一脚及第二脚传送实际相同的电流 。48.依据申请专利范围第47项的方法,其中各精致 延迟路径之第一脚进一步包括: 一第一电晶体,具有一被耦合至该精致延迟路径之 相关精致延迟缓冲器的输出端之控制端,一被耦合 至第一电压供应的第一电流处理端,及一被耦合至 该第一脚之该M节点之该第一者的第二电流处理端 ; 一第二电晶体,具有一第一电流处理端,被耦合至 该第一脚之该M节点之最后一者,第二电流处理端, 被耦合至其第二端被耦合至第二电压供应之该脚 中之第M个电阻器,及一控制端,被耦合至该精致延 迟路径之相关精致延迟缓冲器之该第三电阻器的 控制端。49.依据申请专利范围第48项的方法,其中 各精致延迟路径之该第二脚进一步包括: 一第一电晶体,具有一被耦合至该精致延迟路径之 相关精致延迟缓冲器的输出端之控制端,一被耦合 至第一电压供应的第一电流处理端,及一被耦合至 该第一脚之该M节点之该第一者的第二电流处理端 ; 一第二电晶体,具有一第一电流处理端,被耦合至 该第一脚之该M节点之最后一者,第二电流处理端, 被耦合至其第二端被耦合至第二电压供应之脚中 之该第M个电阻器,及一控制端,被耦合至该精致延 迟路径之相关精致延迟缓冲器之该第三电阻器的 该控制端。50.依据申请专利范围第49项的方法,其 中各精致延迟路径中,第一节点配对之第一及第二 节点之电压跨越及第二节点配对之第一及第二节 点之电压跨越之间的流逝时间,系等于该第二节点 配对之该第一及第二节点之该电压跨越及第三节 点配对之该第一及第二节点之该电压跨越之间的 流逝时间,其中该第一脚中,该第一及第二节点配 对之该第一节点系被耦合跨越该M-1个电阻器之一 不同者之第一及第二端,且其中该第三节点配对之 该第一节点系被耦合至该M-1个电阻器之另一者之 第一端,其第二端系被耦合至该第二节点配对之该 第一节点;其中该第二脚中,该第一及第二节点配 对之该第二节点系被耦合跨越该M-1个电阻器之一 不同者之第一及第二端,且其中该第三节点配对之 该第二节点系被耦合至该M-1个电阻器之另一者的 第一端,其第二端系被耦合至该第二节点配对之该 第二节点。51.依据申请专利范围第50项的方法,其 中N等于32而M等于8。52.依据申请专利范围第51项的 方法,进一步包括:以讯号EDGE之延迟复本添加讯号 EDGE以侦测讯号EDGE的变换。53.一种用于产生讯号 之M延迟复本的讯号延迟产生器,该讯号延迟产生 器,包括: 一组被串联跨越第一M节点的M-1电阻器; 一组被串联跨越第二M节点的M-1电阻器; 用于映制第一及第二组N个电阻器中之电流的电流 镜;及 一用于改变各该第一及第二组N个电阻器之各该M 节点之电压电位的电路。54.依据申请专利范围第 53项的讯号延迟产生器,其中该电路可回应一对差 分电压讯号来改变各第一及第二组M-1电阻器之各 该M节点之该电压电位。55.依据申请专利范围第54 项的讯号延迟产生器,其中该电路包括:一第一电 晶体,具有一被耦合至正电压供应的第一电流处理 端,一被耦合至第一组M-1电阻器中之所有M节点之 最高电压之节点的第二电流处理端,及一用来接收 差分电压讯号之第一差分电压的控制端;一第二电 晶体,具有一被耦合至正电压供应的第一电流处理 端,一被耦合至第二组M-1电阻器中之所有该M节点 之该最高电压之该节点的第二电流处理端,及一用 来接收差分电压讯号之第二差分电压的控制端。 56.依据申请专利范围第55项的讯号延迟产生器,其 中该第一及第二差分电压系为发射极耦合差分放 大器的差分输出电压讯号。57.依据申请专利范围 第56项的讯号延迟产生器,其中该第一及第二组M-1 电阻器中之各电阻器具有相同的电阻。58.一种产 生延迟的方法,该方法包括: 形成第一及第二脚,各包括至少彼此被电阻器隔开 之第一及第二节点,其中各脚中,该第一节点之该 电压电位系高于该第二节点之电压电位; 传送该第一及第二脚中之实际相似的电流。 改变各脚中之该第一及第二节点的电压电位,其中 该被产生之延迟等于第一脚中之该第一节点之该 电压电位达到该第二脚中之该第二节点之电压电 位时的时间及该第一脚中之该第二节点之该电压 电位达到该第二脚中之该第一节点之电压电位时 的时间之间的差异。59.依据申请专利范围第58项 的方法,其中该第一及第二脚中之各电阻器具有相 同的电阻。60.依据申请专利范围第59项的方法,其 中各该第一及第二脚中之各该第一及第二节点的 该电压电位被差分改变。图式简单说明: 第一图为依据一实施例之时间数位变换器的方块 图。 第二图为依据一实施例之粗糙延迟级的电晶体图 。 第三图为如先前技术中已知之从属偏压电路的电 晶体图。 第四图为依据一实施例之精致延迟缓冲器的电晶 体图。 第五图为第一图之时间数位变换器之区段的放大 方块图。 第六图为如先前技术中已知之射极耦合逻辑暂存 器的电晶体图。 第七图显示依据一实施例之精致延迟路径之电晶 体-暂存器的图式。 第八图显示依据一实施例之精致延迟路径之各种 节点的电压位准变换。 第九图显示依据一实施例之延迟编码器的逻辑方 块图。 |
