| 主权项 |
1.一种接点,包含:一导电膜;一开口,具有一顶部及底部,其中该底部系形成于该导电膜之上,该开口具有一第一侧壁及第二侧壁,其中该第一侧壁系相对于该第二侧壁,且其中该第一侧壁具有一梯阶配置,其中该第一侧壁在该开口之该底部系比在该开口之该顶部更接近该第二侧壁;以及一导体,形成在该开口之该第一侧壁上及在该导电膜上之该开口的该底部之上。2.如申请专利范围第1项之接点,其中该第二侧壁具有一第二梯阶配置。3.如申请专利范围第1项之接点,其中该导体系铝或铝合金。4.如申请专利范围第1项之接点,其中该第一侧壁具有一小于2-1之斜率。5.一种接点,包含:一接点开口,具有一底部于一互连之上,该接点开口具有一第一及第二横向地相对之侧壁,其中该第一侧壁包含:一第一垂直面,从该底部向上延伸;一第一水平表面,从该第一垂直面延伸至一第二垂直面,该第二垂直面比该第一垂直面更进一步地间隔开于该第二侧壁;一第二水平表面,从该第二垂直面延伸至一第三垂直面,其中该第三垂直面比该第二垂直面更进一步地间隔开于该第二侧壁;以及一导体,形成在该第一侧壁上及在该接点开口之底部中之该互连上。6.如申请专利范围第1项之接点,其中该导体系一铝或一铝合金。7.一种接点,包含:一第一膜堆叠,具有藉一第一缝隙所分离之一第一部分及一第二部分,该第一膜堆叠具有一顶部导电膜;一第二膜堆叠,形成于该第一膜堆叠之上,该第二膜堆叠具有藉一形成在该第一缝隙上之第二缝隙所分离之一第一部分及一第二部分,以便暴露该第一膜堆叠之该顶部导电膜,该第二膜堆叠具有一顶部导电膜;以及一连续之导电接点膜,形成于该第二膜堆叠上之该顶部导电膜之上及在该第二缝隙中之该第一膜堆叠之该顶部导电膜之上。8.如申请专利范围第7项之接点,进一步包含一第三膜堆叠,具有一顶部导电膜,该第三膜堆叠形成于该第二膜堆叠上,该第三膜堆叠具有藉一在该第二缝隙上之第三缝隙所分离之一第一部分及一第二部分,其中该第三缝隙比该第二缝隙更大,以便暴露该第二膜堆叠之该顶部导电膜,以及其中该连续之导电膜形成于该第三缝隙中之该第二膜堆叠之该顶部导电膜上。9.如申请专利范围第7项之接点,其中该第一膜堆叠包含一形成于一矽化物膜上之顶部P+矽膜,该矽化物膜系形成于一P+矽膜上,该P+矽膜系形成于一P-矽膜上,该P-矽膜系形成于一抗熔丝层上。10.如申请专利范围第9项之接点,其中该第二膜堆叠包含一形成于一矽化物膜上之顶部N+矽膜,该矽化物膜系形成于一N+矽膜上,该N+矽膜系形成于一N-矽膜上,该N-矽膜系形成于一抗熔丝膜上。11.如申请专利范围第7项之接点,其中该第一膜堆叠包含一形成于一矽化物膜上之顶部N+矽膜,该矽化物膜系形成于一N+矽膜上,该N+矽膜系形成于一N-矽膜上,该N-矽膜系形成于一抗熔丝膜上。12.如申请专利范围第11项之接点,其中该第二膜堆叠包含一形成于一矽化物膜上之顶部P+矽膜,该矽化物膜系形成于一P+矽膜上,该P+矽膜系形成于一P-矽膜上,该P-矽膜系形成于一抗熔丝层上。13.如申请专利范围第7项之接点,其中该连续之导电接点膜包含一顶部P+矽膜,形成于一矽化物膜上。14.如申请专利范围第7项之接点,其中该连续之导电接点膜包含一顶部N+矽膜,形成于一矽化物膜上。15.如申请专利范围第7项之接点,其中该连续之导电膜系铝或一铝合金。16.一种形成接点之方法,包含:形成一具有一第一垂直端之第一膜堆叠;形成二第二膜堆叠于该第一膜堆叠上,该第二膜堆叠具有一横向地偏移自该第一垂直端之第二垂直端,以便暴露一部分之该第一膜堆叠;以及形成一导电膜于该第二膜堆叠上及该第一膜堆叠之该暴露之部分上。17.如申请专利范围第16项之方法,进一步地包含形成该导电膜于一互连上,该互连形成于一介电质之下方,其中该互连系形成于该第一膜堆叠之该第一垂直端之下。18.如申请专利范围第16项之方法,其中该导电膜系藉溅镀沉积法予以形成。19.如申请专利范围第18项之方法,其中该溅镀沉积之膜系一铝或铝合金。20.一种形成电性接点于多重层之间的方法,包含:形成一具有一顶部导电层之第一膜堆叠于一绝缘层之上,该第一膜堆叠具有一第一垂直端;形成一具有一顶部导电层于该第一膜堆叠上之第二膜堆叠,该第二膜堆叠具有一偏移自该第一膜堆叠之该第一端之第二端,以便暴露该第一膜堆叠之该顶部导电膜;及形成一连续之导电接点膜于该第二膜堆叠之该顶部导电膜之上及在该第一膜堆叠之该顶部导电膜的该暴露部分之上且穿过该绝缘层到位在该垂直端之下的一互连。21.如申请专利范围第20项之方法,其中该第一膜堆叠之该顶部导电膜及该第二膜堆叠之该顶部导电膜系掺杂之矽膜。22.如申请专利范围第20项之方法,其中该连续之导电接点膜系一矽化物膜。23.如申请专利范围第22项之方法,其中该矽化物膜系矽化钛。24.一种形成接点之方法,包含:形成一第一互连;形成一层间介电质于该第一互连上;形成一具有一第一顶部矽膜于该层间介电质上之第一膜堆叠,其中该第一膜堆叠具有一在该互连之上方的第一边缘;形成一具有一第二顶部矽膜之第二膜堆叠,其中该第二膜堆叠系形成于该第一膜堆叠上且具有一第二边缘于该第一膜堆叠之上;形成一第二充填介电质于该第一膜堆叠之上及该第一充填介电质之上;形成一具有在该第二膜堆叠上之第三顶部矽膜及一下方氧化物膜之第三膜堆叠,且在该第二充填介电质之上;蚀刻一开口穿过该第三膜堆叠的该顶部矽膜以形成一开口于该第二膜堆叠之该边缘上方及该第一膜堆叠之该边缘上方之该矽膜中;以及蚀刻一开口穿过该下方氧化物层而暴露该第二膜堆叠之该第二顶部矽膜,穿过该第一膜堆叠上之该第二充填介电质而暴露该第一膜堆叠之该第一顶部矽膜,且穿过毗邻于该第一膜堆叠之该边缘的该第一充电介电膜及穿过该互连上方之该层间介电质而暴露该互连。25.如申请专利范围第24项之方法,进一步地包含形成一矽化物膜于该第一膜堆叠之该暴露的顶部矽膜上及在该第二膜堆叠之该暴露的顶部矽膜上以及在该第三膜堆叠的该顶部矽膜上。图式简单说明:图1系一具有梯阶式结构之接点或通孔的横剖面视图;图2系记忆体阵列之剖开部分的透视图;图3系本发明一实施例之横剖面正视图;图4系本发明阵列之制造期间所形成之抗熔丝及半导体层的横剖面正视图;图5描绘图4在已形成额外之半导体层后的结构;图6描绘图5在形成导电层后的结构;图7描绘图6在已形成额外之半导体层后的结构;图8描绘图7在罩幕及蚀刻步骤后的结构;图9描绘图8在已充填蚀刻步骤所留下之开口空间后的结构;图10描绘图9在平面化步骤后的结构;图11描绘图10在第二复数个轨堆叠之形成后的结构;图12a描绘其上可形成记忆体阵列之基板;图12b描绘图12a之基板在矽化钛及N+矽膜形成之后;图12c描绘图12b在制作矽化钛及N+矽层图案之后的结构;图12d描绘图12c在沉积及平面化充填物介电质后的结构;图12e描绘图12d在第二轨堆叠之形成后的结构;图12f描绘图12e在制作该第二轨堆叠图案后的结构;图12g描绘图12f6沉积及平面化一充填物介电质后的结构;图12h描绘图12g在用于第三轨堆叠之膜的第一部分形成后的结构;图12i描绘图12h在制作用于第三轨堆叠之膜的第一部分图案后的结构;图12j描绘图12i在通孔之蚀刻后的结构;图12k描绘图12j在第三轨堆叠之第二部分形成后的结构;图12l描绘接点开口之在上面的视图;图13描绘可使用来互连大量之轨堆叠及提供从金属化之最上方层至金属化之最下方层之电性连接的接点结构;图14描绘根据本发明另一实施例之通孔结构;以及图15描绘具有形成在一逻辑装置中之梯阶式结构的接点。 |
