| 主权项 |
1.一种串列周边介面之抗杂讯方法,系于该串列周 边介面之串列时脉讯号(SCK)上做改错之动作,包含 下列步骤: 重新取样:以一m倍于该串列时脉讯号之频率之取 样时脉讯号(clock)对该串列时脉讯号进行取样以获 得一新串列时脉讯号;及 进行改错:比对一输出码对照表与该新串列时脉讯 号,以输出一更正串列时脉讯号;其中,于一个该串 列时脉讯号之周期内,该更正串列时脉讯号仅有一 个边缘触发讯号。2.如申请专利范围第1项所述之 串列周边介面之抗杂讯方法,其中m系为3以上之数 。3.如申请专利范围第1项所述之串列周边介面之 抗杂讯方法,其中该输出码对照表系以一比对位元 数为编码基础,该更正串列时脉讯号之输出系比对 该新串列时脉讯号与该输出码对照表,并依据该新 串列时脉讯号之资料占该比对位元数较多者作为 该更正串列时脉讯号之输出,其中该比对位元数系 为大于或等于3之奇数。4.一种串列周边介面之抗 杂讯系统,系应用于该串列周边介面之串列时脉讯 号(SCK)之输出端以做改错之动作,包含: 一取样单元,与该串列时脉讯号之输出端相连接, 用以接收该串列时脉讯号并以一m倍于该串列时脉 讯号之频率之取样时脉讯号(clock)对该串列时脉讯 号进行取样以获得一新串列时脉讯号;及 一讯号改错单元,与该取样单元相连接,用以依据 一输出码对照表对该新串列时脉讯号进行改错,以 重新编码并送出一更正串列时脉讯号。5.如申请 专利范围第4项所述之串列周边介面之抗杂讯系统 ,其中该讯号改错单元包含: 一改错暂存器,用以储存该新串列时脉讯号之串列 资料; 一记忆体,用以储存该输出码对照表;及 一比较器,用以比较该改错暂存器与该输出码对照 表之値,以输出该更正串列时脉讯号。6.如申请专 利范围第4项所述之串列周边介面之抗杂讯系统, 其中m系为3以上之数。7.如申请专利范围第4项所 述之串列周边介面之抗杂讯系统,其中该输出码对 照表系以一比对位元数为编码基础,该更正串列时 脉讯号之输出系比对该新串列时脉讯号与该输出 码对照表,并依据输入该改错暂存器中之该新串列 时脉讯号之串列资料所占该比对位元数较多者作 为该更正串列时脉讯号之输出。8.如申请专利范 围第4或5项所述之串列周边介面之抗杂讯系统,其 中该输出码对照表与该改错暂存器之比对位元数 系为大于或等于3之奇数。图式简单说明: 第1图为SPI资料读取与传送之示意图; 第2图为本发明之SPI抗杂讯方法流程图; 第3图为本发明之SPI抗杂讯系统方块图; 第4图为本发明之SCK_IN讯号经重新取样之SCK_S讯号; 第5A图为本发明之SCK输出码对照表之实际运作例; 第5B图为本发明之SCK输出码对照表之实际运作例; 第6图为本发明之SCK_IN讯号经重新取样并经改错后 的更正SCK; |
