| 主权项 |
1.一种用以选择性地控制复数个条件码回写之微 处理器装置,包含: 一转译逻辑,用以将一延伸指令转译成对应之微指 令,其中该延伸指令包含: 一延伸前置码,用以将该些条件码之回写除能,该 些条件码系对应于一指定运算之结果;以及 一延伸前置码标记,用以指出该延伸前置码,其中 该延伸前置码标记系一微处理器指令集内另一依 据架构所指定之运算码;以及 一延伸执行逻辑,耦接至该转译逻辑,用以接收该 对应之微指令,产生该结果,并除能该些条件码之 回写。2.如申请专利范围第1项所述之微处理器装 置,其中该延伸指令更包含该指令集根据架构所指 定之复数个项目。3.如申请专利范围第2项所述之 微处理器装置,其中该些根据架构所指定之项目包 含一运算码项目,用以指定该指定运算。4.如申请 专利范围第1项所述之微处理器装置,其中该延伸 前置码包含复数个位元,且其中该些位元之每一逻 辑状态指示该微处理器将复数个结果条件之一子 集合的回写予以除能,其中该些条件码包含该些结 果条件之一特殊子集合。5.如申请专利范围第4项 所述之微处理器装置,其中该些结果条件包含溢位 、进位、等于零、带负号以及同位。6.如申请专 利范围第5项所述之微处理器装置,其中该些结果 条件系储存于该微处理器之一旗标暂存器中。7. 如申请专利范围第1项所述之微处理器装置,其中 该延伸前置码包含8个位元。8.如申请专利范围第1 项所述之微处理器装置,其中该指令集包含x86指令 集。9.如申请专利范围第8项所述之微处理器装置, 其中该延伸前置码标记包含x86指令集之运算码F1( ICE BKPT)。10.如申请专利范围第1项所述之微处理器 装置,其中该对应之微指令包含一微运算码栏位与 一微运算码延伸项栏位。11.如申请专利范围第10 项所述之微处理器装置,其中该延伸执行逻辑使用 该微运算码延伸项栏位,以决定要将回写除能之该 些条件码,且其中该延伸执行逻辑使用该微运算码 栏位以决定所要执行之该指定运算,藉以产生该结 果。12.如申请专利范围第11项所述之微处理器装 置,其中该延伸执行逻辑包含: 一条件码回写控制器,组态为随着复数个运算结果 之产生,更新一条件码暂存器,并组态为随着该结 果之产生,排除该些条件码之回写。13.如申请专利 范围第1项所述之微处理器装置,其中该转译逻辑 包含: 一逸出指令侦测逻辑,用于侦测该延伸前置码标记 ;以及 一延伸前置码解码逻辑,耦接至该逸出指令侦测逻 辑,用以转译该延伸前置码,并对该对应微指令内 之一微运算码延伸项栏位进行组态,该微运算码延 伸项栏位则指定要将回写除能之该些条件码。14. 如申请专利范围第13项所述之微处理器装置,其中 该转译逻辑更包含: 一指令解码逻辑,用以组态该对应微指令内之其他 栏位,该其他栏位系依据该指令集指定该指定运算 。15.一种为一既有微处理器指令集增添条件旗标 之回写控制特征的延伸机制,包含: 一延伸指令,组态为指示一微处理器去阻止复数个 条件旗标之一子集合的回写,该些条件旗标反映出 一结果之边界条件,该结果系对应于一指定运算之 执行,其中该延伸指令包含该既有微处理器指令集 其中一选取之运算码,其后则接着一n位元之延伸 控制前置码,该选取之运算码指出该延伸指令,而 该n位元之延伸控制前置码则指出该子集合;以及 一转译器,组态为接收该延伸指令,产生一微指令 序列,以指示该微处理器执行该指定运算,并指示 一回写控制逻辑于产生该结果后,排除该子集合的 回写。16.如申请专利范围第15项所述之延伸机制, 其中该延伸指令更包含: 其他延伸指令项目,组态为指定该指定运算。17.如 申请专利范围第16项所述之延伸机制,其中该其他 延伸指令项目系依照该既有微处理器指令集架构 加以格式化。18.如申请专利范围第15项所述之延 伸机制,其中该些条件旗标包含溢位、进位、等于 零、带负号以及同位。19.如申请专利范围第15项 所述之延伸机制,其中该n位元之延伸控制前置码 包含8个位元。20.如申请专利范围第15项所述之延 伸机制,其中该既有微处理器指令集系x86微处理器 指令集。21.如申请专利范围第20项所述之延伸机 制,其中该选取之运算码包括x86微处理器指令集中 之ICE BKPT运算码(即运算码F1)。22.如申请专利范围 第15项所述之延伸机制,其中该转译器包含: 一逸出指令侦测器,用以侦测该延伸指令内之该选 取之运算码;以及 一延伸前置码解码器,耦接至该逸出指令侦测器, 用以转译该n位元之延伸控制前置码,并产生指定 该子集合之该微指令序列内一微运算码延伸项栏 位。23.一种为一既有微处理器指令集增添选择性 之条件码回写能力的指令集延伸模组,该条件码回 写指定元耦接至该逸出标记,用以除能该些条件码 之回写,并致能其余条件码的回写。包含: 一逸出标记,由一转译逻辑接收,并指出一对应指 令之附随部分系指定了一微处理器所要执行之一 延伸运算,其中该逸出标记为该既有微处理器指令 集内之一第一运算码项目; 一条件码回写指定元,耦接至该逸出标记,且为该 附随部分其中之一,用以指定复数个条件码中关联 于该延伸运算之结果者;以及 一条件码回写控制器,耦接至该转译逻辑,用以除 能关联于该延伸运算结果之条件码的回写,并致能 其余该些条件码的回写。24.如申请专利范围第23 项所述之指令集延伸模组,其中该附随部分之其余 部分包含一第二运算码项目与选用之复数个位址 指定元项目。25.如申请专利范围第23项所述之指 令集延伸模组,其中该条件码回写指定元包含一8 位元的资料项目。26.如申请专利范围第23项所述 之指令集延伸模组,其中该既有微处理器指令集系 x86微处理器指令集。27.如申请专利范围第26项所 述之指令集延伸模组,其中该第一运算码项目包含 x86微处理器指令集中之ICE BKPT运算码项目(即运算 码F1)。28.如申请专利范围第23项所述之指令集延 伸模组,其中该转译逻辑将该逸出标记与该附随部 分转译成对应的微指令,该对应的微指令系指示一 延伸执行逻辑去执行该延伸运算。29.如申请专利 范围第23项所述之指令集延伸模组,其中该转译逻 辑包含: 一逸出标记侦测逻辑,用以侦测该逸出标记,并指 示该附随部分的转译动作需依据延伸转译常规( conventions);以及 一解码逻辑,耦接至该逸出标记侦测逻辑,用以依 据该既有微处理器指令集之常规,执行微处理器指 令的转译动作,并依据该延伸转译常规执行该对应 指令之转译,以允许该些条件码之选择性回写。30. 一种扩充一微处理器指令集的方法,以提供可程式 化之结果条件码回写能力,该方法包含: 提供一延伸指令,该延伸指令包含一延伸标记及一 条件码回写前置码,其中该延伸标记系该微处理器 指令集其中一第一运算码; 透过该条件码回写前置码与该延伸指令之其余部 分指定所要执行之一运算,其中关联于该运算结果 之选取条件码的回写将被禁止;以及 执行该运算以产生该结果,且禁止该选取条件码之 回写。31.如申请专利范围第30项所述之方法,其中 该指定所要执行之运算的动作包含: 首先指定该运算,该首先指定之动作使用了该微处 理器指令集中一第二运算码。32.如申请专利范围 第30项所述之方法,其中该提供延伸指令之动作包 含使用一8位元大小之项目,以对该条件码回写前 置码进行组态。33.如申请专利范围第30项所述之 方法,其中该提供延伸指令之动作包含从x86微处理 器指令集选取该第一运算码。34.如申请专利范围 第33项所述之方法,其中该选取第一运算码的动作 包含选取x86 ICE BKPT运算码(即运算码F1)作为该延伸 标记。35.如申请专利范围第30项所述之方法,更包 含: 将该延伸指令转译成微指令,该微指令系在执行该 运算后,指示一延伸执行逻辑去禁止该选取条件码 之回写。36.如申请专利范围第35项所述之方法,其 中该转译延伸指令的动作包含: 于一转译逻辑内,侦测该延伸标记;以及 依照延伸转译规则解码该条件指定元前置码与该 延伸指令之其余部分,该延伸转译规则为一既有之 微处理器架构提供依习用转译规则所无法提供之 可程式化回写控制能力。图式简单说明: 图一系为一相关技术之微处理器指令格式的方块 图; 图二系为一表格,其描述一指令集架构中之指令, 如何对应至图一指令格式内一8位元运算码位元组 之位元逻辑状态; 图三系为本发明之延伸指令格式的方块图; 图四系为一表格,其显示依据本发明,延伸架构特 征如何对应至一8位元延伸前置码实施例中位元的 逻辑状态; 图五系为解说本发明用以控制关联于所执行运算 结果之条件码更新之一管线化微处理器的方块图; 图六系为本发明用于选择性地控制条件码回写之 延伸前置码之一具体实施例的方块图; 图七系为图五微处理器内转译阶段逻辑之细部的 方块图; 图八系为图五之微处理器内延伸执行逻辑的方块 图;以及 图九系为描述本发明对提供条件码回写控制之指 令进行转译与执行的方法之运作流程图。 |
