| 主权项 |
1.一种薄膜磁性体记忆装置,包括复数磁性体记忆体单元,配置成行列状;该复数磁性体记忆体单元沿着列方向分割成自第一段至第N段之N(N:自然数)个记忆区块,使得共用记忆体单元列;在各该记忆区块还包括:复数数元线,各自和该记忆体单元列对应的设置,在资料写入时选择性的使令向所选择之磁性体记忆体单元产生资料写入磁场之资料写入电流流动;复数第一驱动器单元,各自和该复数数位线对应的设置,各自控制对应之数位线之一端侧和第一电压之间之连接;以及复数第二驱动器单元,各自和该复数数位线对应的设置,各自控制该对应之数位线之另一端侧和第二电压之间之连接;在该资料写入时,和该第一段之记忆区块对应之各该第一驱动器单元按照列选择结果将对应之数位线之该一端侧和该第一电压连接;在该资料写入时,和包括该选择磁性体记忆体单元之第I(I:I≦N之自然数)段之记忆区块对应之各该第二驱动器单元按照该N个记忆区块之选择结果将对应之数位线之该另一端侧和该第二电压连接;在该资料写入时,若I≧2,和自该第2段至第I段之记忆区块各自对应之各该第一驱动器单元按照前段之记忆区块内之同一记忆体单元列之数位线之之电压位准,将对应之数位线之该一端侧和该第一电压连接;在该资料写入时,若I≧2,和自该第1段至第(I-1)段之记忆区块各自对应之各该第二驱动器单元按照该N个记忆区块之选择结果使对应之数位线之该另一端侧和该第二电压不连接。2.如申请专利范围第1项之薄膜磁性体记忆装置,其中,在该资料写入时,和自该第(I+1)段至第N段之记忆区块各自对应之各该第二驱动器单元将对应之数位线之另一端侧和该第二电压连接。3.如申请专利范围第1项之薄膜磁性体记忆装置,其中,该第一电压比该第二电压高;在各该记忆区块:各该第一驱动器单元包括P通道电场效应型电晶体,在该第一电压和对应之数位线之一端侧之间在电气上连接;各该第二驱动器单元包括N通道电场效应型电晶体,在该第二电压和对应之数位线之另一端侧之间在电气上连接。4.如申请专利范围第1项之薄膜磁性体记忆装置,其中,该第二电压比该第一电压高;在各该记忆区块:各该第一驱动器单元包括N通道电场效应型电晶体,在该第一电压和对应之数位线之一端侧之间在电气上连接;各该第二驱动器单元包括P通道电场效应型电晶体,在该第二电压和对应之数位线之另一端侧之间在电气上连接。5.如申请专利范围第1项之薄膜磁性体记忆装置,其中,在该各记忆区块还独立的包括:复数字元线,各自和该记忆体单元列对应的设置,用以在资料读出时执行列选择;及复数字元线驱动器,各自和该复数字元线对应的设置,各自用以令对应之字元线变成活化;在该资料读出时,在第I(I:满足I≦N之关系之自然数)段之记忆区块包括被选为资料读出对象之磁性体记忆体单元之情况,和第1段之记忆区块对应之各该第一驱动器单元按照该列选择结果将对应之数位线之一端侧和该第一电压连接,而且和自该第2段至第I段之记忆区块对应的设置之各该第一驱动器单元按照前段之记忆区块内之同一记忆体单元列之数位线之电压位准将对应之数位线之一端侧和该第一电压连接;在该资料读出时,和该第1段之记忆区块对应之各该字元线驱动器按照该列选择结果令对应之字元线变成活化,而且和自该第2段至第I段之记忆区块对应之各该字元线驱动器按照前段之记忆区块内之同一记忆体单元列之数位线之电压位准令对应之字元线变成活化。6.如申请专利范围第5项之薄膜磁性体记忆装置,其中,和各该记忆区块对应之各该第一驱动器单元还包括并列的配置之第一及第二驱动器电晶体,用以各自连接对应之数位线和该第一电压;在该资料写入时,该第一电压利用该第一驱动器电晶体和该数位线连接;在该资料读出时,该第一电压利用该第二驱动器电晶体和该数位线连接;该第一驱动器电晶体之电流驱动力比该第二驱动器电晶体的大。7.如申请专利范围第5项之薄膜磁性体记忆装置,其中,该复数字元线还包括复数分割字元线,各自将对应之字元线分割;该薄膜磁性体记忆装置在该各记忆区块还独立的包括复数分割字元线驱动器,各自和该复数分割字元线对应的设置,各自用以令对应之分割字元线变成活化;在该资料读出时,各该分割字元线驱动器依照同一列之数位线之之电压位准令对应之分割字元线变成活化。8.如申请专利范围第1项之薄膜磁性体记忆装置,其中,在该各记忆区块还独立的包括:复数字元线,各自和该记忆体单元列对应的设置,用以在资料读出时执行列选择;及复数字元线驱动器,各自和该复数字元线对应的设置,各自用以令对应之字元线变成活化;在该资料读出时,在第1段之记忆区块包括被选为资料读出对象之磁性体记忆体单元之情况,和第1段之记忆区块对应之该字元线驱动器按照该列选择结果及记忆区块选择结果使对应之字元线变成活化;在第I(I:满足2≦I≦N之关系之自然数)段之记忆区块包括被选为资料读出对象之磁性体记忆体单元之情况,和第1段之记忆区块对应之各该第一驱动器单元按照该列选择结果将对应之数位线之一端侧和该第一电压连接,而且和自该第2段至第(I-1)段之记忆区块对应的设置之各该第一驱动器单元按照前段之记忆区块内之同一记忆体单元列之数位线之电压位准将对应之数位线之一端侧和该第一电压连接;和该第I段之记忆区块对应之各该字元线驱动器按照前段之记忆区块内之该同一记忆体单元列之数位线之电压位准及该区块选择信号令对应之字元线变成活化。9.如申请专利范围第1项之薄膜磁性体记忆装置,其中,在测试时,在各该N个记忆区块,各该第一驱动器单元将该对应之数位线和比该第二电压高之该第一电压在电气上连接。10.如申请专利范围第1项之薄膜磁性体记忆装置,其中,将各该N个记忆区块之该复数第一驱动器单元分割成和偶数列对应之第一组及和奇数列对应之第二组;属于该第一组之驱动器单元各自按照第一测试信号将该对应之数位线和比该第二电压高之该第一电压在电气上连接;属于该第二组之驱动器单元各自按照第二测试信号将该对应之数位线和比该第二电压高之该第一电压在电气上连接。11.一种薄膜磁性体记忆装置,包括:复数磁性体记忆体单元,配置成行列状;复数数位线,各自和该记忆体单元列对应的设置,用以使令产生资料写入磁场之资料写入电流选择性的流向被选为资料写入对象之选择磁性体记忆体单元;复数第一驱动器单元,各自和该复数数位线对应的设置,各自用以控制对应之数位线之一端侧和第一电压之间之连接;复数第二驱动器单元,各自和该复数数位线对应的设置,各自用以控制对应之数位线之另一端侧和第二电压之间之连接;复数字元线,各自和该记忆体单元列对应的设置;以及复数驱动部,各自和该复数字元线对应的设置,各自按照同一列之数位线之之电压位准令对应之字元线变成活化;在资料写入时,各该第一驱动器单元按照列选择结果将该对应之数位线之一端侧和该第一电压连接,各该第二驱动器单元将该对应之数位线之另一端侧和该第二电压连接;在该资料读出时,各该第一驱动器单元按照列选择结果将该对应之数位线之一端侧和该第一电压连接,各该第二驱动器单元使该对应之数位线之另一端侧和该第二电压不连接。12.如申请专利范围第11项之薄膜磁性体记忆装置,其中,各该第一驱动器单元将该对应之数位线驱动为该第一电压之驱动力在该资料读出时及该资料写入时各自不同。13.一种薄膜磁性体记忆装置,包括:复数磁性体记忆体单元,配置成行列状;复数数位线,各自和记忆体单元列对应的设置,用以使第一资料写入电流选择性的流向被选为资料写入对象之选择磁性体记忆体单元;复数位元线,各自和记忆体单元行对应的设置,用以使第二资料写入电流选择性的流向被选为该资料写入对象之磁性体记忆体单元;以及复数电流供给电路,各自和该复数数位线对应的设置,各自用以控制往对应之数位线之该第一资料写入电流之供给;在资料写入时,各该电流供给电路按照列选择结果供给该对应之数位线该第一资料写入电流;在测试时,各该电流供给电路供给比该资料写入时小之该第一资料写入电流;在测试时该复数位元线之中之至少一条接受该第二资料写入电流之供给。14.如申请专利范围第13项之薄膜磁性体记忆装置,其中,各该电流供给电路包括:第一驱动器电晶体,控制第一电压和该对应之数位线之一端侧之间之连接;第二驱动器电晶体,和该第一驱动器电晶体并列的配置,控制该第一电压和该对应之数位线之一端侧之间之连接;以及第三驱动器电晶体,在该资料写入时及该测试时连接第二电压和该对应之数位线之另一端侧之间;在该资料写入时,该第一驱动器电晶体按照列选择结果连接该第一电压和该对应之数位线之一端侧;在该测试时,该第二驱动器电晶体按照测试信号连接该第一电压和该对应之数位线之一端侧;该第二驱动器电晶体之电流驱动力比该第一驱动器电晶体的小。15.一种薄膜磁性体记忆装置,包括:复数磁性体记忆体单元,配置成行列状;复数数位线,各自和该记忆体单元列对应的设置,用以使令产生资料写入磁场之资料写入电流选择性的流向被选为资料写入对象之选择磁性体记忆体单元;复数驱动器单元,各自和该复数数位线对应的设置,用以按照列选择结果控制对应之数位线之一端侧和第一电压之间之连接;第一外部基座,和各该数位线之另一端侧在电气上连接;以及第二外部基座,和该复数数位线以外之内部电路在电气上连接,接受第二电压之供给;在一般动作时,该第一外部基座和该第二电压连接;在测试时之该第一外部基座之连接状态和该一般动作时不同。16.一种薄膜磁性体记忆装置,包括:复数磁性体记忆体单元,配置成行列状;复数数位线,各自和该记忆体单元列对应的设置,用以使令产生资料写入磁场之资料写入电流选择性的流向被选为资料写入对象之选择磁性体记忆体单元;复数驱动器单元,各自和该复数数位线对应的设置,各自在资料写入时按照列选择结果变成活化,用以控制对应之数位线之一端侧和第一电压之间之连接;以及连接控制电路,控制该复数数位线之另一端侧和第二电压之连接;在一般动作时,该连接控制电路将该复数数位线之另一端侧和第二电压在电气上连接;在测试时各该驱动器单元按照测试信号将该对应之数位线之一端侧和该第一电压连接,该连接控制电路响应该测试信号使该复数数位线之另一端侧和该第二电压不连接。图式简单说明:图1系本发明之实施例1之MRAM组件之整体构造图。图2系本发明之实施例1之配置之各记忆区块之两侧之列选择系电路之概念图。图3系表示区块选择信号及数位线拉低信号之对应关系之真値表。图4系使资料写入电流流向选择记忆区块之数位线之情况之时序图。图5系本发明之实施例2之MRAM组件所含列选择系电路之概念图。图6系表示区块选择信号及数位线拉低信号之对应关系之真値表。图7系在资料读出选择了记忆区块之情况之时序图。图8系本发明之实施例2之变形例之MRAM组件所含列选择系电路之概念图。图9A、9B系数位字元线驱动器之电路构造图。图10系本发明之实施例3之MRAM组件所含列选择系电路之概念图。图11系字元线驱动器之电路图。图12系本发明之实施例4之MRAM组件所含列选择系电路之概念图。图13A、13B系数位字元线驱动器之电路图。图14系表示区块选择信号及数位线拉低信号之对应关系之真値表。图15系令选择记忆区块MB之字元线活化之情况之时序图。图16系本发明之实施例5之MRAM组件所含列选择系电路之概念图。图17系表示区块选择信号及数位线拉低信号之对应关系之真値表。图18系在测试模式检测制程缺陷之情况之各信号之时序图。图19系本发明之实施例5之变形例之MRAM组件所含列选择系电路之概念图。图20系本发明之实施例6之MRAM组件之整体构造图。图21系本发明之实施例6之列选择系电路之概念图。图22系本发明之实施例6之列选择系电路之动作之时序图。图23系本发明之实施例7之列选择系电路之概念图。图24系本发明之实施例7之列选择系电路之动作之时序图。图25系本发明之实施例7之变形例1之列选择系电路之概念图。图26系本发明之实施例7之变形例1之列选择系电路之动作之时序图。图27系本发明之实施例7之变形例2之列选择系电路之概念图。图28系本发明之实施例7之变形例2之列选择系电路之动作之时序图。图29系本发明之实施例8之列选择系电路之概念图。图30系本发明之实施例8之列选择系电路之动作之时序图。图31系本发明之实施例8之变形例之列选择系电路之概念图。图32系本发明之实施例9之列选择系电路之概念图。图33系本发明之实施例9之列选择系电路之动作之时序图。图34系本发明之实施例9之变形例1之列选择系电路之概念图。图35系本发明之实施例9之变形例1之列选择系电路之动作之时序图。图36系本发明之实施例9之变形例2之列选择系电路之概念图。图37系本发明之实施例9之变形例2之列选择系电路之动作之时序图。图38系本发明之实施例9之变形例3之列选择系电路之概念图。图39系本发明之实施例9之变形例3之列选择系电路之动作之时序图。图40系本发明之实施例9之变形例4之列选择系电路之概念图。图41系本发明之实施例9之变形例5之列选择系电路之概念图。图42系本发明之实施例9之变形例5之列选择系电路之动作之时序图。图43系本发明之实施例9之变形例6之列选择系电路之概念图。图44系表示具有磁性隧道接面部之记忆体单元之构造之概略图。图45系说明自MTJ记忆体单元之资料读出之概念图。图46系说明对于MTJ记忆体单元之资料写入动作之概念图。图47系说明在资料写入时之资料写入电流和隧道磁阻元件之磁化方向之关系之概念图。图48系将MTJ记忆体单元密集配置成行列状之MRAM组件10之整体构造图。图49系在各DL/WL驱动器带设置了列解码器110之列选择系电路之概念图。 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