| 主权项 |
1.一种半导体记忆体,配置于字元线和第一及第二位元线之交叉部,包括:第一及第二反相器,其输出节点各自和第一及第二记忆节点连接;第一切换电路,在各自供给该第一及第二记忆节点第一及第二电位之情况,令该第一记忆节点和该第二反相器之输入节点之间导通而且供给该第一反相器之输入节点该第二电位,而在各自供给该第一及第二记忆节点第二及第一电位之情况,令该第二记忆节点和该第一反相器之输入节点之间导通而且供给该第二反相器之输入节点该第二电位;而在供给各该第一及第二记忆节点第一电位之情况,供给各该第一及第二反相器之输入节点该第二电位;以及第二切换电路,按照该字元线被设为选择位准,令该第一位元线和该第一记忆节点之间导通而且令该第二位元线和该第二记忆节点之间导通。2.如申请专利范围第1项之半导体记忆体,其中,该第一及第二电位各自系电源电位及接地电位;该第一切换电路包括:第一P通道型MOS电晶体,接在该第一记忆节点和该第二反相器之输入节点之间,其闸极和该第二记忆节点连接;第二P通道型MOS电晶体,接在该第二记忆节点和该第一反相器之输入节点之间,其闸极和该第一记忆节点连接;第一N通道型MOS电晶体,接在该第一反相器之输入节点和该接地电位线之间,其闸极和该第一记忆节点连接;以及第二N通道型MOS电晶体,接在该第二反相器之输入节点和该接地电位线之间,其闸极和该第二记忆节点连接。3.如申请专利范围第1项之半导体记忆体,其中,该第一及第二电位各自系接地电位及电源电位;该第一切换电路包括:第一N通道型MOS电晶体,接在该第一记忆节点和该第二反相器之输入节点之间,其闸极和该第二记忆节点连接;第二N通道型MOS电晶体,接在该第二记忆节点和该第一反相器之输入节点之间,其闸极和该第一记忆节点连接;第一P通道型MOS电晶体,接在该第一反相器之输入节点和该电源电位线之间,其闸极和该第一记忆节点连接;以及第二P通道型MOS电晶体,接在该第二反相器之输入节点和该电源电位线之间,其闸极和该第二记忆节点连接。4.如申请专利范围第1项之半导体记忆体,其中,还包括:读出用字元线;第一及第二读出用位元线;以及读出电路,按照该读出用字元线被设为选择位准而变成活化,读出该第一及第二记忆节点所保持之资料信号后,供给该第一及第二读出用位元线。5.如申请专利范围第4项之半导体记忆体,其中,将该第一及第二读出用位元线预先充电至电源电位;该读出电路包括:第一及第二N通道型MOS电晶体,在该第一读出用位元线和接地电位线之间串接,其中之一方之N通道型MOS电晶体之闸极和该读出用字元线连接,另一方之N通道型MOS电晶体之闸极和该第一反相器之输入节点连接;及第三及第四N通道型MOS电晶体,在该第二读出用位元线和接地电位线之间串接,其中之一方之N通道型MOS电晶体之闸极和该读出用字元线连接,另一方之N通道型MOS电晶体之闸极和该第二反相器之输入节点连接。6.如申请专利范围第4项之半导体记忆体,其中,将该第一及第二读出用位元线预先充电至电源电位;该读出电路包括:第一及第二N通道型MOS电晶体,在该第一读出用位元线和接地电位线之间串接,其中之一方之N通道型MOS电晶体之闸极和该读出用字元线连接,另一方之N通道型MOS电晶体之闸极和该第一记忆节点连接;及第三及第四N通道型MOS电晶体,在该第二读出用位元线和接地电位线之间串接,其中之一方之N通道型MOS电晶体之闸极和该读出用字元线连接,另一方之N通道型MOS电晶体之闸极和该第二记忆节点连接。7.如申请专利范围第1项之半导体记忆体,其中,还包括:匹配线;及一致/不一致判定电路,判定该第一及第二记忆节点所保持之资料信号和供给该第一及第二位元线之资料信号是否一致后,供给该匹配线位准按照判定结果之信号。8.如申请专利范围第7项之半导体记忆体,其中,该一致/不一致判定电路在该第一及第二记忆节点之电位系相同之情况及/或第一及第二位元线之电位系相同之情况,判定该第一及第二记忆节点所保持之资料信号和供给该第一及第二位元线之资料信号一致。9.如申请专利范围第7项之半导体记忆体,其中,将该匹配线预先充电至电源电位;该一致/不一致判定电路包括:第一及第二N通道型MOS电晶体,在该匹配线和接地电位线之间串接,其中之一方之N通道型MOS电晶体之闸极和该第一位元线连接,另一方之N通道型MOS电晶体之闸极和该第一记忆节点连接;及第三及第四N通道型MOS电晶体,在该匹配线和接地电位线之间串接,其中之一方之N通道型MOS电晶体之闸极和该第二位元线连接,另一方之N通道型MOS电晶体之闸极和该第二记忆节点连接。10.如申请专利范围第7项之半导体记忆体,其中,将该匹配线预先充电至电源电位;该一致/不一致判定电路包括:第一及第二N通道型MOS电晶体,在该匹配线和接地电位线之间串接,其中之一方之N通道型MOS电晶体之闸极和该第一位元线连接,另一方之N通道型MOS电晶体之闸极和该第一反相器之输入节点连接;及第三及第四N通道型MOS电晶体,在该匹配线和接地电位线之间串接,其中之一方之N通道型MOS电晶体之闸极和该第二位元线连接,另一方之N通道型MOS电晶体之闸极和该第二反相器之输入节点连接。11.如申请专利范围第1项之半导体记忆体,其中,还包括:资料检测线;及资料检测电路,判定该第一及第二记忆节点是否都保持该第一电位后,供给该资料检测线位准按照判定结果之信号。12.如申请专利范围第11项之半导体记忆体,其中,该第一及第二电位各自系电源电位及接地电位;该资料检测线预先充电至电源电位;该资料检测电路包括:第一及第二N通道型MOS电晶体,其第一电极都和该资料检测线连接,其第二电极相连接,其闸极各自和该第一及第二位元线连接;及第三及第四N通道型MOS电晶体,在该第一及第二N通道型MOS电晶体之第二电极和该接地电位线之间串接,其闸极各自和该第一及第二记忆节点连接。13.如申请专利范围第11项之半导体记忆体,其中,该第一及第二电位各自系接地电位及电源电位;该资料检测线预先充电至电源电位;该资料检测电路包括:第一及第二N通道型MOS电晶体,其第一电极都和该资料检测线连接,其第二电极相连接,其闸极各自和该第一及第二位元线连接;及第三及第四N通道型MOS电晶体,在该第一及第二N通道型MOS电晶体之第二电极和该接地电位线之间串接,其闸极各自和该第一及第二反相器之输入节点连接。14.如申请专利范围第1项之半导体记忆体,其中,还包括:写入电路,和该第一及第二位元线连接,向该半导体记忆体之该第一及第二记忆节点写入资料信号;该写入电路包括:第一三态反相器,在写入容许信号为活化位准之情况供给该第一位元线该第一输入信号之反相信号,而在写入容许信号为非活化位准之情况将其输出节点设为高阻抗状态;及第二三态反相器,在该写入容许信号为活化位准之情况供给该第二位元线该第二输入信号之反相信号,而在写入容许信号为非活化位准之情况将其输出节点设为高阻抗状态。15.如申请专利范围第1项之半导体记忆体,其中,还包括:读出电路,和该第一及第二位元线连接,读出该半导体记忆体之该第一及第二记忆节点所保持之资料信号;该读出电路包括:第一比较电路,比较该第一位元线之电位和该第一及第二电位间之参照电位后,输出位准按照比较结果之信号;及第二比较电路,比较该第二位元线之电位和该参照电位后,输出位准按照比较结果之信号。图式简单说明:图1系表示本发明之实施例1之SRAM之整体构造之电路方块图。图2系表示图1所示之记忆体单元之构造之电路图。图3系表示图1所示之写入电路之构造之电路图。图4系表示图1所示之读出电路之构造之电路图。图5系表示实施例1之变更例之电路图。图6系表示本发明之实施例2之2埠SRAM之记忆体单元之构造之电路图。图7系表示本发明之实施例3之CAM之记忆体单元之构造之电路图。图8系表示和图7所示之CAM之资料检索相关之部分之构造之方块图。图9系说明图7所示之记忆体单元之资料检索方法之图。图10系表示本发明之实施例4之CAM之记忆体单元之构造之电路图。图11系表示说明图10所示之记忆体单元之资料检索方法之图。图12系表示实施例4之变更例之图。图13系表示本发明之实施例5之CAM之记忆体单元之构造之电路图。图14系用以说明图13所示之记忆体单元之资料检测方法之图。图15系表示本发明之实施例6之SRAM之记忆体单元之构造之电路图。图16系表示本发明之实施例7之2埠SRAM之记忆体单元之构造之电路图。图17系表示本发明之实施例8之CAM之记忆体单元之构造之电路图。图18系用以说明图17所示之记忆体单元之资料检索方法之图。图19系表示本发明之实施例9之CAM之记忆体单元之构造之电路图。图20系用以说明图19所示之记忆体单元之资料检索方法之图。图21系表示实施例9之变更例之图。图22系表示本发明之实施例10之CAM之记忆体单元之构造之电路图。图23系用以说明图22所示之记忆体单元之资料检测方法。图24系表示以往之SRAM之记忆体单元之构造之电路图。图25系表示以往之CAM之记忆体单元之构造之电路图。 |
