| 主权项 |
1.一种影像感测器,系包括:一像素阵列;一资料储存器,系用于储存由该像素阵列传送来的资料;一影像信号处理单元,系用于执行信号处理以便根据该资料储存器的输出改良该影像感测器的性能;一不良像素位址储存机制,系藉由使用熔丝熔断技术用于储存透过用于该影像感测器之晶圆位准测试侦测得之不良像素的位址;一控制机制,系用于接收来自该不良像素位址储存器之各不良像素的位址资讯,并控制该影像感测器的整体作业;以及一不良像素补偿机制,系用于接收来自该不良像素位址储存器之不良像素的位址资讯,以围绕在不良像素周围的正常像素资料来取代,并将取代后的资料提供给该影像信号处理单元。2.如申请专利范围第1项之影像感测器,其中该不良像素位址储存机制系包含:一列位址选择区块,系用于储存代表在该像素阵列的每一列上是否存在有至少一个不良像素的第一资讯,并将对应到该第一资讯的列位址选择信号输出到该控制机制上;一行位址储存区块,系用于储存各不良像素之行位址的第二资讯,并将对应到该第二资讯的行位址信号输出到该不良像素补偿机制上;一选择位元区块,系用于储存用以使该第一资讯和该第二资讯准确吻合的第三资讯,因而将对应到该第三资讯的吻合信号输出到该控制机制上。3.如申请专利范围第2项之影像感测器,其中该列位址选择区块系包含:复数个列位址选择单元,其中系将各个别单元用于该像素阵列中的各列上,因此根据某一列上是否存在有不良像素,输出对应于第一供应电压的第一逻辑数値或是对应于第二供应电压的第二逻辑数値;一输出线,平常系耦合于各列位址选择单元的复数个输出节点上;以及一预充单位,系用于以对应于第二供应电压的第二逻辑数値对该输出线进行预充。4.如申请专利范围第3项之影像感测器,其中认列位址选择单元系包含:一熔丝,其某一侧系耦合于该输出线上;及一MOS电晶体,其闸极系耦合于一列位址信号线上而其源极/汲极路径系耦合在该熔丝另一侧与该第一供应电压之间。5.如申请专利范围第4项之影像感测器,其中系将对应到晶圆位准测试中所侦测到的不良像素列之列位址选择单元内的熔丝熔断。6.如申请专利范围第4项之影像感测器,其中该第一供应电压指的是接地电压且该MOS电晶体指的是NMOS电晶体。7.如申请专利范围第4项之影像感测器,其中该预充单位系包含一PMOS电晶体,而以电力供应电压对对该输出线进行预充,以回应由该控制机制提供的第一致能信号。8.如申请专利范围第2项之影像感测器,其中该行位址储存区块系包含:复数个基础单元,系配置成矩阵形式,其中该基础单元具有:一熔丝,其某一侧系耦合于该输出节点上;及一切换电晶体,其闸极系耦合于连接在该控制机制上的选择信号线之上而其源极/汲极路径系耦合在该熔丝另一侧与该第一供应电压节点之间;复数个行路径,系对应于该像素阵列之行数;以及复数个列路径,系对应于不良像素的数目。9.如申请专利范围第8项之影像感测器,其中每一个行路径系包含:一输出线,平常系耦合于各基础单元的输出节点上;以及一预充单元,系用于以第二供应电压对该输出线进行预充以回应由该控制机制提供的第二致能信号。10.如申请专利范围第8项之影像感测器,其中每一个列路径系包含选择信号线,该选择信号线平常系耦合于各基础单元上各切换电晶体的闸极上。11.如申请专利范围第9项之影像感测器,其中该第一供应电压指的是接地电压且该切换电晶体指的是NMOS电晶体。12.如申请专利范围第11项之影像感测器,其中该预充单元系包含一PMOS电晶体,而以电力供应电压对对该输出线进行预充,以回应由该控制机制提供的第二致能信号。13.如申请专利范围第2项之影像感测器,其中该选择位元区块会储存代表该不良像素是否为落在该像素阵列之每一列上之第一不良像素。14.如申请专利范围第2项之影像感测器,其中该选择位元区块系包含:复数个基础单元,其中该基础单元具有:一熔丝,其某一侧系耦合于该输出节点上;及一MOS电晶体,其闸极系耦合于连接在该控制机制上的选择信号线之上而其源极/汲极路径系耦合在该熔丝另一侧与第一供应电压节点之间;一输出线,平常系耦合于各基础单元的输出节点上;以及一预充单位,系用于对该输出线进行预充。15.如申请专利范围第14项之影像感测器,其中该基础单元的数目系对应到不良像素的数目。16.如申请专利范围第14项之影像感测器,其中系在该不良像素为落在该像素阵列之每一列上之第一不良像素时熔断各基础单元的熔丝。17.如申请专利范围第1项之影像感测器,其中该不良像素位址储存机制系包含:一行位址选择区块,系根据其内熔丝的导通/断开状态用于储存代表在该像素阵列的每一行上是否存在有至少一个不良像素的第四资讯,并将对应到该第四资讯的行位址选择信号输出到该控制机制上;一列位址储存区块,系用于储存各不良像素之列位址的第五资讯,并将对应到该第五资讯的列位址信号输出到该不良像素补偿机制上;以及一选择位元区块,系用于储存用以使该第四资讯和该第五资讯准确吻合的第六资讯,因而将对应到该第六资讯的吻合信号输出到该控制机制上。18.如申请专利范围第1项之影像感测器,其中该不良像素位址储存机制系包含:一列位址选择区块,系用于储存代表在该像素阵列的每一列上是否存在有至少一个不良像素的第七资讯,并将对应到该第七资讯的列位址选择信号输出到该控制机制上;一行位址选择区块,系用于储存代表在该像素阵列的每一行上是否存在有至少一个不良像素的第八资讯,并将对应到该第八资讯的行位址选择信号输出到该控制机制上;以及一选择位元区块,系用于储存用以使该第七资讯和该第八资讯准确吻合的第九资讯,因而将对应到该第九资讯的吻合信号输出到该控制机制上。图式简单说明:第1图系用以显示一种典型影像感测器的方块图。第2图系用以显示一种根据本发明第一实施例之影像感测器的方块图。第3A图系用以显示第2图中某一列位址选择区块510的详细方块图。第3B图系用以显示该列位址选择区块510内某一列位址选择单元的电路图。第4图系用以显示第2图中某一行位址储存区块520的解释用图。第5图系用以显示第2图中某一选择位元区块530的详细方块图。第6图系用以显示一种含有不良像素之88像素阵列实例的示意图。第7图系用以显示用于第6图中像素阵列之列位址选择区块510的详细电路图。第8图系用以显示用于第6图中像素阵列之行位址选择区块520的详细电路图。第9图系用以显示用于第6图中选择位元区块530的详细电路图。第10图系用于第7图中每一个信号的时序图。第11图系用于第8,9图中每一个信号的时序图。第12图系用以显示根据本发明第二实施例之影像感测器的方块图。第13图系用以显示根据本发明第三实施例之影像感测器的方块图。 |
