| 主权项 |
1.一种静电放电保护电路,包括:一晶片,具有接收一第一电源之输入输出装置区以及接收一第二电源之核心元件区,上述核心元件区具有耦接于上述第二电源之接合垫,以及一NMOS电晶体,其源极系耦接于一接地位准;以及一保护电路,耦接于上述晶片以及上述接合垫之间,具有一PMOS电晶体,其闸极系耦接于上述接地位准,源极系耦接于上述第二电源,而汲极系耦接于上述NMOS电晶体之闸极。2.如申请专利范围第1项所述之静电放电保护电路,其中上述第二电源系低于上述第一电源。3.一种静电放电保护电路,包括:一晶片,具有接收一第一电源之输入输出装置区以及接收一第二电源之核心元件区,上述核心元件区具有耦接于上述第二电源之接合垫,以及由一第一PMOS电晶体以及一第一NMOS电晶体所构成之第一反相逻辑闸,其中上述第一PMOS电晶体之源极系耦接于上述第二电源,其汲极与上述第一NMOS电晶体之汲极耦接,而闸极系与上述第一NMOS电晶体之闸极耦接,上述第一NMOS电晶体之源极系耦接于一接地位准;以及一保护电路,耦接于上述晶片以及上述接合垫之间,具有一第二PMOS电晶体以及一第二NMOS电晶体所构成之第二反相逻辑闸,其中上述第二PMOS电晶体之源梗系耦接于上述第二电源,其汲极与上述第二NMOS电晶体之汲极耦接,并耦接于上述第一NMOS电晶体与第一PMOS电晶体闸极之连接点,而闸极系与上述第二NMOS电晶体之闸极耦接,上述第二NMOS电晶体之源极以及闸极与上述第二PMOS电晶体闸极之连接点系耦接于上述接地位准。4.如申请专利范围第3项所述之静电放电保护电路,其中上述第二电源系低于上述第一电源。5.如申请专利范围第3项所述之静电放电保护电路,其中上述第二PMOS电晶体之闸极氧化层厚度系大于上述第一PMOS电晶体。6.一种静电放电保护电路之设计方法,包括下列步骤:提供一晶片,具有接收一第一电源之输入输出装置区以及接收一第二电源之核心元件区,上述核心元件区具有耦接于上述第二电源之接合垫,以及一NMOS电晶体,其源极系耦接于一接地位准;以及于上述NMOS电晶体之闸极与上述接合垫之间设置一保护电路,藉以降低于静电放电测试时,供应至上述闸极之电压。7.如申请专利范围第6项所述之静电放电保护电路之设计方法,其中上述保护电路为一输入端耦接于上述接地位准之反相逻辑闸,而输出端系耦接于上述NMOS电晶体之闸极。8.如申请专利范围第6项所述之静电放电保护电路之设计方法,其中上述保护电路为一闸极端耦接于上述接地位准之PMOS电晶体,上述PMOS电晶体之源极系耦接于上述第二电源,而汲极系与上述NMOS电晶体之闸极耦接。9.如申请专利范围第6项所述之静电放电保护电路之设计方法,其中上述保护电路构成元件之静电放电耐受力系优于上述核心元件区内部之元件。图式简单说明:第1图系显示晶片10接脚之示意图。第2图系显示晶片10之核心电路区内部之部分电路。第3图系显示晶圆内部电路NMOS电晶体受损比例与施加电压之关系图。第4图系显示根据本发明第一实施例所述之静电放电保护电路之电路图。第5图系显示晶圆内部电路PMOS电晶体受损比例与施加电压之关系图。第6图系显示根据本发明第二实施例所述之静电放电保护电路之电路图。 |
