| 主权项 |
1.一种半导体记忆体,其系包含:一记忆体晶格阵列,其系由一些各具有一电容器之记忆体晶格所组成;一更新控制电路,其可用以在一预定之周期中,产生一可用以更新该等记忆体晶格之更新请求;一第一脉冲串控制电路,其可用以输出一预定数目之选通信号,使对应于一存取指令,此存取指令系一可循序脉冲串存取上述记忆体晶格阵列之指令;一资料输入/输出电路,其可与每一该等选通信号同步地,循序输入/输出彼等要来回于上述记忆体晶格阵列做传送之资料;和一仲裁器,其可于该等更新请求与存取指令彼此相冲突时,决定一更新运作和一脉冲串存取运作,何者要首先被执行。2.如申请专利范围第1项之半导体记忆体,其中之仲裁器,系包括一更新保持部分,其可于脉冲串存取运作首先被执行时,用以在上述之脉冲串存取运作期间,保持上述之更新请求。3.如申请专利范围第2项之半导体记忆体,其系进一步包括一第二脉冲串控制电路,其可输出一对应于上述预定数目之选通信号的输出期间之期间的脉冲串信号,其中用以保持一更新请求之更新保持部分,将会输出一可响应上述脉冲串信号之输出的完成而起始其更新运作之更新起始信号。4.如申请专利范围第2项之半导体记忆体,其中在其记忆体晶格阵列之运作后,其用以保持一更新请求之更新保持部分,将会输出一可起始其更新运作而不必等候其资料输入/输出电路所输出之资料的完成之更新起始信号。5.如申请专利范围第2项之半导体记忆体,其中系进一步包括多数各系连接至该等记忆体晶格之某一预定数目的记忆体晶格之字组线;以及系具有一可循序地选择其多数之字组线的全脉冲串功能,其可依据上述之存取指令,存取该等记忆体晶格,其中当交换该等字组线的选择时,其用以在一全脉冲串期间保持上述更新请求之更新保持部分,将会输出一可用以起始其更新运作之更新起始信号。6.如申请专利范围第2项之半导体记忆体,其中:其资料输入/输出电路,系包括一资料暂存器,其可用以将其记忆体晶格阵列所传递之并列读取资料,变换成一些串列资料;和其用以保持上述更新请求之更新保持部分,将会在其资料暂存器完成输出该等串列资料之前,输出一可用以起始其更新运作之更新起始信号。7.如申请专利范围第1项之半导体记忆体,其中之仲裁器,系包括一存取保持部分,其可用以于其更新运作首先被执行时,在其更新运作期间,保持上述之存取指令。8.如申请专利范围第1项之半导体记忆体,其中系进一步包括一位址计数器,其可接收一依据上述存取指令所供应之外部位址,以及可循序产生一些起因于此外面位址之内部位址。9.如申请专利范围第8项之半导体记忆体,其中之资料输入/输出电路,系包括一资料暂存器,其可用以保持上述外部和内部位址所指定之记忆体晶格所输出的读取资料,以及可循序将其所保持之读取资料,与上述之选通信号同步地,输出至一共用资料滙流排。10.如申请专利范围第9项之半导体记忆体,其中之记忆体晶格阵列,系在上述读取资料被传送至其资料暂存器之后,方会被解激。11.如申请专利范围第8项之半导体记忆体,其中之资料输入/输出电路,系包括一资料暂存器,其可与上述之选通信号同步地,循序保持彼等传送至上述外部和内部位址所指定之记忆体晶格的写入资料,以及可将其所保持之写入资料,输出至上述之记忆体晶格阵列。12.如申请专利范围第1项之半导体记忆体,其中之脉冲串控制电路,将会与彼等外部时钟信号同步地,输出该等选通信号。13.如申请专利范围第1项之半导体记忆体,其中进一步系包括:一晶片致能端子,其可用以接收一可激励彼等内部电路之晶片致能信号;和一位址状态端子,其可接收一用以指示一外部位址之有效性的位址状态信号,其中之仲裁器,可于该等晶片致能信号和位址状态信号至少有一输入时,侦测出上述存取指令之供应。14.如申请专利范围第1项之半导体记忆体,其中进一步系包括一等候端子,其可在一自上述存取指令之接收起至彼等读取资料之输出止的期间内,输出一可用以指示彼等资料输出端子之无效性的等候信号。15.如申请专利范围第8项之半导体记忆体,其中进一步系包括一位址状态端子,其可接收一用以指示上述外部位址之有效性的位址状态信号。16.如申请专利范围第1项之半导体记忆体,其中进一步系包括:多数可用以输入/输出资料之资料输入/输出端子;多数之资料输入/输出端子组,彼等各系由该等资料输入/输出端子之某一预定数目的资料输入/输出端子所制成;和多数之资料有效端子,彼等可接收一些可指示传送至该等资料端子组之资料的有效性之资料有效信号。17.如申请专利范围第16项之半导体记忆体,其中之资料输入/输出电路,系包括一些输出缓冲储存器,彼等各可在上述资料有效信号之无效期间,抑制其记忆体晶格阵列所传送之读取资料的输出,该等输出缓冲储存器组,系对应于该等资料端子组。18.如申请专利范围第16项之半导体记忆体,其中进一步系包括:多数之行开关,彼等可使该等记忆体晶格,连接至该等资料输入/输出电路;多数之行开关组,彼等系由该等行开关之某一预定数目的行开关所构成,以及系对应于该等资料端子组;和一控制电路,其可于有一资料有效信号为无效时,启断该等行开关组对应于此无效之资料有效信号的一个行开关。19.如申请专利范围第1项之半导体记忆体,其中进一步系包括一脉冲串推进端子,其可用以接收一可暂时中止其脉冲串存取运作以维持彼等读取资料之输出的脉冲串推进信号。20.如申请专利范围第1项之半导体记忆体,其中进一步系包括一模态设定控制电路,其可用以在该等外部输入端子循序多次地接收到一些预定之逻辑値的信号后,接收供应至其至少一外部输入端子之信号,而作为一用以设定一运作模态之设定信号。21.如申请专利范围第20项之半导体记忆体,其中之模态设定控制电路,系包括一模态暂存器,其可用来设定一身为自该存取指令之接收起至彼等读取资料输出之起始止的时钟信号数之潜时。22.如申请专利范围第20项之半导体记忆体,其中之模态设定控制电路,系包括一模态暂存器,其可用来设定一身为自该存取指令之接收起至彼等读取资料输出之起始止的时钟信号数之潜时。23.如申请专利范围第1项之半导体记忆体,其中之第一脉冲串控制电路系包括:一位准侦测电路,其可用以侦测出该等在供应上作为一存取指令之指令信号中,有一个转变至其作用位准;和一输出控制电路,其可用以在测量到其位准侦测电路之侦测起的一段预定时间后,起始该等选通信号之输出。24.一种半导体记忆体,其系包含:一具有一些记忆体晶格之记忆体晶格阵列;一第一脉冲串控制电路,其可用以输出一预定数目之选通信号,使对应于一可循序脉冲串存取上述记忆体晶格阵列之指令之存取指令;和一资料输入/输出电路,其可与每一该等选通信号同步地,循序输入/输出彼等要来回于上述记忆体晶格阵列做传送之资料,其中之第一脉冲串控制电路系包括:一位准侦测电路,其可用以侦测出该等在供应上作为一存取指令之指令信号中,有一个转变至其作用位准;和一输出控制电路,其可用以在测量到其位准侦测电路之侦测起的一段预定时间后,起始该等选通信号之输出。25.如申请专利范围第24项之半导体记忆体,其中之第一脉冲串控制电路,在一读取运作期间,可在一身为一指令信号之晶片致能信号的作用位准之侦测起的预定时间后,起始该等选通信号之输出,此等选通信号,系一些可用以输出其记忆体晶格阵列所传送之资料有关的信号。26.如申请专利范围第24项之半导体记忆体,其中之第一脉冲串控制电路,在一读取运作期间,可在一身为一指令信号之输出致能信号的作用位准之侦测起的预定时间后,起始该等选通信号之输出,此等选通信号,系一些可用以输出其记忆体晶格阵列所传送之资料有关的信号。27.如申请专利范围第24项之半导体记忆体,其中之第一脉冲串控制电路,在一写入运作期间,可在一身为一指令信号之晶片致能信号的作用位准之侦测起的预定时间后,起始该等选通信号之输出,此等选通信号,系一些可用以输入彼等要传送至其记忆体晶格阵列所之资料有关的信号。28.如申请专利范围第24项之半导体记忆体,其中之第一脉冲串控制电路,在一写入运作期间,可在一身为一指令信号之写入致能信号的作用位准之侦测起的预定时间后,起始该等选通信号之输出,此等选通信号,系一些可用以输入彼等要传送至其记忆体晶格阵列所之资料有关的信号。29.如申请专利范围第24项之半导体记忆体,其中之读取运作中及写入运作中之预定时间的长度,系彼此不相同。30.如申请专利范围第24项之半导体记忆体,其中之读取运作中及写入运作中之预定时间的长度,系彼此相同。31.如申请专利范围第24项之半导体记忆体,其中进一步系包括一位址计数器,其可接收一在供应上对应于上述存取指令之外部位址,以及可循序产生一些起因于此外面位址之内部位址,其中之位址计数器,将会响应该等选通信号之输出的起始,而向上计数,以产生该等内部位址。32.如申请专利范围第24项之半导体记忆体,其中进一步系包括一模态暂存器,其可用以自其外部来设定上述之预定时间,以及其中之第一脉冲串控制电路,将会依据此模态暂存器中所设定之値,来测量上述之预定时间。33.如申请专利范围第24项之半导体记忆体,其中进一步系包括一开关,其系由一依据其半导体记忆体之制作程序中所使用的光罩之样式外形而形成在其半导体基体上面之导电性样式所构成,以及其中之第一脉冲串控制电路,将会依据此导电性样式之目的地的电压値,来测量上述之预定时间。34.如申请专利范围第24项之半导体记忆体,其中进一步系包括一熔线,其中系程式规划有一可指示上述预定时间之资讯,以及其中之第一脉冲串控制电路,将会依据此熔线中所程式规划之资讯,来测量上述之预定时间。图式简单说明:第1图系一可显示本发明之第一实施例的方块图;第2图系一可显示第1图之仲裁器的细节之方块图;第3图系一可显示第2图之运作的时序图;第4图系一可显示第2图之另一运作的时序图;第5图系一可显示第2图之又一运作的时序图;第6图系一可显示第1图之脉冲串控制电路的细节之方块图;第7图系一可显示第6图之脉冲串控制电路的细节之方块图;第8图系一可显示第1图之模态暂存器的设定方法之解释图;第9图系一可显示其第一实施例之脉冲串读取运作的时序图;第10图系一可显示其第一实施例之脉冲串写入运作的时序图;第11图系一可显示其/ADV信号之功能的时序图;第12图系一可显示其脉冲串读取运作中之/LB和/UB信号的功能之时序图;第13图系一可显示其脉冲串写入运作中之/LB和/UB信号的功能之时序图;第14图系一可显示本发明之第二实施例的方块图;第15图系一可显示其第二实施例之脉冲串读取运作的时序图;第16图系一可显示本发明之第三实施例的方块图;第17图系一可显示第16图之脉冲串控制电路的基本部分之方块图;第18图系一可显示第16图之脉冲串控制电路的另一基本部分之方块图;第19图系一可显示第16图之模态暂存器的设定方法之解释图;第20图系一可显示其第三实施例中之脉冲串读取运作的时序图;第21图系一可显示其第三实施例中之脉冲串写入运作的时序图;第22图系一可显示本发明之第四实施例的方块图;第23图系一可显示第22图之脉冲串控制电路的基本部分之方块图;第24图系一可显示第22图之脉冲串控制电路的另一基本部分之方块图;第25图系一可显示第22图之模态设定控制电路的基本部分之方块图;第26图系一可显示其第四实施例中之脉冲串读取运作的时序图;第27图系一可显示其第四实施例中之脉冲串写入运作的时序图;第28图系一可显示本发明之第五实施例的方块图;第29图系一可显示第28图之模态设定控制电路的基本部分之方块图;而第30图则系一可显示其模态暂存器之另一范例的解释图。 |
