| 主权项 |
1.一种基地台,其包括: 至少一根天线,其用以接收复数个资料信号; 一解调变器,其用以将已经接收到的复数个资料信 号降至基频; 一类比至数位转换器,其用以产生包含该等资料信 号的一接收向量;以及 一联合侦测元件,其用以利用决定一N乘N矩阵之一 克洛斯基因数来决定该接收向量之资料,该联合侦 测器包括一处理元素阵列,该阵列的每个处理元素 会接收该N乘N矩阵之一对角线上的元素,并且决定 该克洛斯基因数中一相应的对角线元素。2.如申 请专利范围第1项之基地台,其中该等处理元素都 系纯量处理元素。3.如申请专利范围第1项之基地 台,其中该N乘N矩阵的一频带为P,而处理元素的数 量为P,并且P小于N。4.一种基地台,其包括: 至少一根天线,其用以接收复数个资料信号; 一解调变器,其用以将已经接收到的复数个资料信 号降至基频; 一类比至数位转换器,其用以产生包含该等资料信 号的一接收向量;以及 一联合侦测元件,其用以利用决定一N乘N矩阵之一 克洛斯基因数来决定该接收向量之资料,并且将所 决定的克洛斯基因数使用于正向及逆向替换中以 决定该等接收资料信号之资料,该联合侦测元件包 括一最多N个纯量处理元素的阵列,该阵列具有一 输入,用以接收该N乘N矩阵的元素及该接收向量,每 个纯量处理元素系用以决定该克洛斯基因数并且 用以执行正向及逆向替换,该阵列会输出该接收向 量之资料。5.如申请专利范围第4项之基地台,其中 每个纯量处理器都系用以处理欲由用来决定该克 洛斯基因数且执行正向及逆向替换之阵列来处理 之一矩阵的一对角线。6.如申请专利范围第4项之 基地台,其中该N乘N矩阵的一频带为P,而该最多N个 纯量处理元素的数量为P,并且P小于N。7.如申请专 利范围第4项之基地台,进一步包括一平方根及倒 数元件,其中该平方根及倒数元件仅会耦合至该阵 列的一单个纯量处理器,而且该阵列中没有任何的 纯量处理器能够执行一平方根及倒数函数。8.如 申请专利范围第7项之基地台,其中该平方根及倒 数元件会使用一查値表。9.如申请专利范围第5项 之基地台,其中每个处理器会对该N乘N矩阵的复数 条对角线进行处理。10.如申请专利范围第9项之基 地台,其中对复数条摺叠中任一条来说,每个处理 器会处理该N乘N矩阵的一单条对角线中的元素。11 .如申请专利范围第10项之基地台,其中摺叠的数量 必须将纯量处理器的数量减少到最小的程度,并且 让该N乘N矩阵的一处理时间小于允许的一最大値 。12.如申请专利范围第10项之基地台,其中该等纯 量处理器可设计成线性构造,其中资料可从两个方 向流过该阵列。13.如申请专利范围第5项之基地台 ,其中会有一延迟元素运作耦合在每个纯量处理器 及能够同时处理两个N乘N矩阵的阵列之间。14.如 申请专利范围第5项之基地台,其中所有的纯量处 理器都具有一共同的可重组的实现方式。15.一种 基地台,其包括: 至少一根天线,其用以接收复数个资料信号; 一解调变器,其用以将已经接收到的复数个资料信 号降至基频; 一类比至数位转换器,其用以产生包含该等资料信 号的一接收向量;以及 一联合侦测元件,其用以利用决定一N乘N矩阵之一 克洛斯基因数来决定该接收向量之资料,该联合侦 测元件包括一纯量处理元素阵列,每个处理元素都 与该N乘N矩阵中的一元素有关,并且可决定出该克 洛斯基因数中一相应的元素。16.如申请专利范围 第15项之基地台,其中,每个纯量处理元素都仅与对 该N乘N矩阵中一个元素有关。17.如申请专利范围 第15项之基地台,进一步包括处理元素之间的延迟 。18.如申请专利范围第17项之基地台,其中可利用 该阵列对多个N乘N矩阵进行管路处理。19.如申请 专利范围第18项之基地台,其中该阵列会于复数个 阶段中处理一N乘N矩阵,在每个阶段中,所有处理元 素可作业的时间都短于一个处理循环。20.如申请 专利范围第19项之基地台,其中该等全部多个N乘N 矩阵都必须在该等复数个阶段的其中一个阶段中 都经过处理之后方能进入一下个阶段。21.如申请 专利范围第20项之基地台,其中对该等多个N乘N矩 阵中的每个N乘N矩阵来说,都会先将每个阶段的一 处理结果储存之后方能进入一下个阶段。图式简 单说明: 图1所示的系一联合侦测接收器之简图。 图2a-2h所示的系利用向量处理器来决定克洛斯基 因数的示意图。 图3a及3b所示的系用以进行克洛斯基分解的N个纯 量处理器之较佳具体实施例。 图4a-4e所示的系用以阐述克洛斯基分解之三维范 例示意图。 图5a-5e所示的系用以将执行克洛斯基分解之向量 处理器映对至纯量处理器的范例示意图。 图6a-6d是用以阐述纯量阵列之处理流程的非带状 矩阵,而图6e-6j则是用以阐述纯量阵列之处理流程 的带状矩阵。 图7所示的系沿着k轴将图4a的投影扩大成一NN的矩 阵之示意图。 图8a-8d所示的系用以阐述利用2D纯量阵列中之纯量 处理器之间的延迟的处理流程之示意图。 图8e所示的系一延迟元素示意图及其相关的方程 式。 图9a所示的系将图8a-8d的纯量处理器阵列投影至四 个纯量处理器之1D阵列的示意图。 图9b所示的系将相间处理器之间具有延迟之纯量 处理器阵列投影至四个纯量处理器之1D阵列的示 意图。 图9c-9n所示的系对相间处理器之间具有延迟之带 状矩阵进行克洛斯基分解之处理流程。 图9o-9z所示的系针对处理带状矩阵之一线性阵列 进行记忆体存取之示意图。 图10a及10b所示的系将图9a及9b的投影阵列扩大成N 个纯量处理器。 图11a及11b所示的系将一倒数/平方根函数从图10a及 10b的阵列中分离出来。 图12a所示的系将每个处理器之间具有延迟之一正 向替换阵列投影至四个纯量处理器之示意图。 图12b所示的系将相间处理器具有延迟之一正向替 换阵列投影至四个纯量处理器之示意图。 图12c及12d所示的系正向替换之一星状及菱状函数 所执行的方程式之示意图。 图12e所示的系对相间处理器之间具有同时指派之 带状矩阵进行一正向替换之处理流程。 图12f-12j所示的系对相间处理器之间具有延迟之带 状矩阵进行一正向替换之处理流程。 图12k-12p所示的系针对处理带状矩阵之一正向替换 线性阵列进行记忆体存取之示意图。 图13a及13b所示的系将图12a及12b的投影阵列扩大成N 个纯量处理器。 图14a-14d所示的系图12b之投影阵列的处理流程示意 图。 图15a所示的系将每个处理器之间具有延迟之一逆 向替换阵列投影至四个纯量处理器之示意图。 图15b所示的系将相间处理器之间具有延迟之一逆 向替换阵列投影至四个纯量处理器之示意图。 图15c及15d所示的系逆向替换之一星状及菱状函数 所执行的方程式之示意图。 图15e所示的系对相间处理器之间具有同时指派之 带状矩阵进行逆向替换之处理流程。 图15f-15j所示的系对相间处理器之间具有延迟之带 状矩阵进行逆向替换之处理流程。 图15k-15p所示的系针对处理带状矩阵之一逆向替换 线性阵列进行记忆体存取之示意图。 图16a及16b所示的系将图15a及15b的投影阵列扩大成N 个纯量处理器。 图17a-17d所示的系图15b之投影阵列的处理流程示意 图。 图18a及18b所示的系具备分离的除法函数之图13a、 13b、16a及16b中所示之阵列。 图19a及19b所示的系用以决定矩阵G、正向替换及逆 向替换之一可重组阵列示意图。 图20a及20b所示的系从该可重组阵列中分离出倒数/ 平方根函数的示意图。 图21a所示的系一双向摺叠。 图21b所示的系一单向摺叠。 图22a所示的系利用N个处理器实现双向摺叠的方式 。 图22b所示的系利用N个处理器实现单向摺叠的方式 。 图23所示的系一简单的可重组处理元素之较佳时 间分段示意图。 |
