| 发明名称 |
Scalable modular architecture for parity calculation |
| 摘要 |
A path parity error signal may be calculated by determining an inputted payload signal, determining a memory state, determining a previous path parity signal, determining a previous master signal, and relating them.
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| 申请公布号 |
US2004054961(A1) |
申请公布日期 |
2004.03.18 |
| 申请号 |
US20020246378 |
申请日期 |
2002.09.17 |
| 申请人 |
DUBEY AJAY K.;BLEUNVEN HERVE |
发明人 |
DUBEY AJAY K.;BLEUNVEN HERVE |
| 分类号 |
H03M13/09;H04J3/14;H04L1/00;H04Q11/04;(IPC1-7):H04L1/00;G06F11/00;H03M13/00;G08C25/00 |
主分类号 |
H03M13/09 |
| 代理机构 |
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代理人 |
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| 主权项 |
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| 地址 |
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