| 主权项 |
1.一种薄型积体电路之封装方法,系于一基板表面 以显影蚀刻及电镀手段形成导电线路,并再将晶粒 黏附于前述导电线路其中一面上,复于该晶粒上采 灌胶封装步骤覆以一层保护胶体,前述基板系自底 面进行蚀刻而显露出前述导电线路之另面。2.如 申请专利范围第1项所述薄型积体电路之封装方法 ,该显影蚀刻及电镀手段系包括: 蚀刻基板表面以形成复数个下凹点; 形成一导电层于各个下凹点,且各下凹点之导电层 系不相互连接以构成导电线路,藉此当前述基板自 底面蚀刻后,而下凹点系直接外露作为导电接点, 而构成一表面黏着式积体电路元件。3.如申请专 利范围第1项所述薄型积体电路之封装方法,该显 影蚀刻及电镀手段系包括: 蚀刻基板表面,并电镀一导电层以形成复数个平板 式薄膜导线,该薄膜导线系可供与外部线连接。4. 如申请专利范围第1.2或3项所述薄型积体电路之封 装方法,前述晶粒系以金属导线连接至基板上的导 电线路。5.如申请专利范围第1.2或3项所述薄型积 体电路之封装方法,前述晶粒系以锡球连接至基板 上的导电线路。6.如申请专利范围第1.2或3项所述 薄型积体电路之封装方法,该基板之底面系部份蚀 刻而显露出前述导电线路,而未蚀刻之基板系作为 一支撑用导线架,此导线支撑架部份可利用来做测 试或弯折海瓯脚用。7.如申请专利范围第1项所述 薄型积体电路之封装方法,前述显露出之导电线路 之间系形成有一背光用之绝缘层。8.如申请专利 范围第1项所述薄型积体电路之封装方法,该晶粒 系为发光二极体(LED)之晶粒。9.如申请专利范围第 8项所述薄型积体电路之封装方法,显露出之导电 线路之间系形成有一反光用之绝缘层。10.如申请 专利范围第1项所述薄型积体电路之封装方法,于 前述导电线路显露之该面上,系再以表面黏着技术 设置有晶粒,该晶粒系采灌胶封装步骤覆以一层保 护胶体,藉此构成多晶粒积体电路封装元件。图式 简单说明: 第一A~一K图:系本发明应用于表面黏着式积体电路 之封装方法流程实施图。 第二图:系本发明另一实施例之结构示意图。 第三A~三D图:系本发明数种实施例之示意图。 第四A~四C图:系本发明另数种实施例之示意图。 第五A~五B图:系本发明应用于多晶粒积体电路之结 构示意图。 |
