| 主权项 |
1.一种半导体记忆体,其包含: 多数个具有记忆胞之记忆体区块,其被分配相同的 位址空间以写入相同的资料于其中,并且是可彼此 独立地操作。 一组更新产生器,其用以产生一组更新命令以更新 该等记忆胞。 一组更新控制单元,其用以选择该等记忆体区块的 其中一组作为一更新区块,以反应于该更新命令而 进行更新操作;以及 一组读取控制单元,其用以选择除了该更新区块之 外,该记忆体区块之其中一组作为读取区块,以反 应于一读取命令而进行读取操作,并且当在利用该 读取区块进行读取操作中被供应一新的读取命令 时,用以选择除了该更新区块之外,该记忆体区块 中在闲置状态的另一组作为读取区块,以反应于该 新的读取命令而进行读取操作。2.依据申请专利 范围第1项之半导体记忆体,其中: 该更新控制单元包含一组更新区块计数器,其用以 反应于该更新命令而进行一计数操作并且用以输 出指示该更新区块的一组更新区块信号; 该读取控制单元包含一组读取区块计数器,其用以 反应于该读取命令而进行计数操作并且用以输出 指示该读取区块的一组读取区块信号; 该记忆体区块之其中一组,其作为该更新区块,接 收该更新区块信号,以反应于该更新命令而开始更 新操作;以及 该记忆体区块之另一组,其作为该读取区块,接收 该读取区块信号,以反应于该读取命令而开始读取 操作。3.依据申请专利范围第2项之半导体记忆体, 其中该读取区块计数器,当该读取区块信号与该更 新区块信号由于进行计数操作而一致时,增加或者 减少一计数器値以区分该读取和更新区块彼此之 信号。4.依据申请专利范围第3项之半导体记忆体, 其中该读取区块计数器之计数方向是相对于该更 新区块计数器之计数方向。5.依据申请专利范围 第1项之半导体记忆体,其中该记忆体区块之数目 是比该记忆体区块进行单一读取操作所需的内部 读取周期时间中可被供应的该读取命令之最大数 目多1。6.依据申请专利范围第1项之半导体记忆体 ,进一步地包含一组更新位址计数器,其用以产生 指示在该记忆胞之中将被更新之一组记忆胞的更 新位址。7.依据申请专利范围第1项之半导体记忆 体,进一步地包含一组写入控制电路,其用以反应 于一写入命令,进行一组写入操作以将相同的资料 写入所有的该等记忆体区块中。8.依据申请专利 范围第7项之半导体记忆体,进一步地包含一组仲 裁器,其用以当在该更新区块中命令彼此冲突时, 依据该写入和更新命令之接受命令顺序而依序地 进行操作。9.依据申请专利范围第8项之半导体记 忆体,进一步地包含一组时脉端点,其用以接收一 组时脉信号以同步化内部电路的操作,其中 该仲裁器与该时脉信号之上升和下降边缘的其中 一组同步地接收该写入命令,并且与该时脉信号之 上升和下降边缘的其他一组同步地接收该更新命 令。10.依据申请专利范围第7项之半导体记忆体, 其中当在该更新操作中接收该写入命令时,于该更 新区块中完成该更新操作之后,该写入控制电路开 始写入操作,并且在除了该更新区块之外的一组或 多组之该记忆体区块中,与该写入命令同步地开始 写入操作。11.依据申请专利范围第10项之半导体 记忆体,其中反应于在该更新区块之写入操作时被 供应之该读取命令之该读取操作被除了该更新区 块之外的该记忆体区块之一所进行。12.依据申请 专利范围第7项之半导体记忆体,进一步地包含一 组时脉端点,其用以接收一组时脉信号以同步化内 部电路的操作,其中 于接收该写入命令之后一时脉时,该写入控制电路 开始在该记忆体区块中之写入操作。13.依据申请 专利范围第7项之半导体记忆体,进一步地包含一 组时脉端点,其用以接收一组时脉信号以同步化内 部电路的操作,以及 一组命令接收电路,其用以与该时脉信号上升和下 降边缘之一组同步地接收该读取和写入命令,其中 该更新产生器与该时脉信号上升和下降边缘之其 他的一组同步地输出该更新命令。14.依据申请专 利范围第7项之半导体记忆体,其中在两组读取命 令之间为最小供应区间的外部读取周期时间被设 定为较短于在两组写入命令之间为最小供应区间 的外部写入周期时间。15.依据申请专利范围第7项 之半导体记忆体,其中在两组写入命令之间为最小 供应区间的外部写入周期时间被设定为较长于该 记忆体区块的实际写入操作时间之内部写入周期 时间。16.依据申请专利范围第15项之半导体记忆 体,其中一组该更新操作以及n组写入操作可在n组 依序的外部写入周期之一时间周期之期间被进行 。17.依据申请专利范围第7项之半导体记忆体,其 中该记忆体区块的实际读取操作时间之内部读取 周期时间、该记忆体区块的实际写入操作时间之 内部写入周期时间、以及该记忆体区块的实际更 新操作时间之更新周期时间中之一组周期时间是 不同于其他的周期时间。18.依据申请专利范围第7 项之半导体记忆体,其中该记忆体区块的实际读取 操作时间之内部读取周期时间、该记忆体区块的 实际写入操作时间之内部写入周期时间、以及该 记忆体区块的实际更新操作时间之更新周期时间 是彼此不同的。图式简单说明: 第1图是展示本发明第一实施例之方块图; 第2图是展示第1图所展示之记忆体区块细节的方 块图; 第3图是展示第一实施例操作概要之解析图形; 第4图是展示第一实施例操作范例之时序图形; 第5图是展示第一实施例操作另一范例之时序图形 ; 第6图是展示本发明第二实施例之方块图; 第7图是展示第二实施例操作范例之时序图形; 第8图是展示本发明第三实施例记忆体区块细节之 方块图;以及 第9图是展示第三实施例操作范例之时序图形。 |
