| 主权项 |
1.一种薄膜磁性体记忆装置,其包含有:记忆体阵列,备有配置成行列状的分别以磁性方式执行资料记忆的多个记忆单元,各上述记忆单元,系具有藉由沿2种类的方向中任一方向磁化,用以执行资料记忆的磁性记忆部;程式化电路,记忆用以对上述多个记忆单元进行资料读出及资料写入的至少一方所用的资讯,上述程式化电路系,包括于程式化状态时分别记忆构成上述资讯的程式化资料的多个程式化元件;各上述程式化元件,具有分别沿2种类的方向中任一方向磁化的2个程式单元;各上述程式化元件中,于上述程式化状态时,上述2个程式单元中一方的程式单元,系沿与非程式化状态时互异的方向磁化。2.如申请专利范围第1项之薄膜磁性体记忆装置,其中,各上述磁性记忆部及各上述程式单元,具有相同的构造,各上述程式化元件中,于非程式化状态时,上述2个程式单元系沿相同方向磁化,各上述磁性记忆部之初期状态之磁化方向,与各上述程式单元之上述非程式化状态之磁化方向相同。3.如申请专利范围第1项之薄膜磁性体记忆装置,其中,各上述磁性记忆部及各上述程式单元,具有:沿固定方向磁化的第1磁化层;第2磁化层,按照所记忆之资料,沿与上述第1磁化层相同方向及相反方向之任一方向磁化;及绝缘膜,形成于上述第1及第2磁化层间,上述非程式化状态之各上述程式单元及初期状态之各上述磁性记忆部中,上述第1及第2磁化层系沿相同方向磁化。4.如申请专利范围第1项之薄膜磁性体记忆装置,其中,上述记忆体阵列,又包括冗余电路,其对应配置于上述多个记忆单元的指定单位,用以替换含有缺陷记忆单元的上述指定单位,记忆于上述程式化电路的上述资讯,包括特定含有上述缺陷记忆单元的上述指定单位用的不良位址,上述薄膜磁性体记忆装置,又备有冗余控制电路,其根据选择上述指定单位用的位址信号及被记忆于上述程式化电路的上述不良位址的比较结果,用以控制对上述冗余电路的存取。5.如申请专利范围第1项之薄膜磁性体记忆装置,其中,各上述程式单元,分别对应上述2种类的磁化方向,分别具有第1及第2电阻,各上述程式化元件,又具有对应各上述程式单元而设的电流感测电路,上述电流感测电路,系于自上述程式单元读出程式化资料时,施加偏向电压于对应的程式单元,同时,藉由上述偏向电压输出按照流入上述对应的程式单元的电流的2値电压信号,各上述程式化元件,又具有逻辑闸,其按照从各上述电流感测电路输出的上述2値电压信号的位准,用以输出显示是否设定为上述程式化状态及上述非程式化状态中任一状态的第1程式化信号,各上述程式化元件,系将上述2値电压信号之1个信号,作为显示上述程式化资料的位准用的第2程式化信号输出。6.如申请专利范围第1项之薄膜磁性体记忆装置,其中,于自上述程式单元读出程式化资料时,被施加于上述程式单元的偏向电压,系在读出正常之资料时,低于被施加于各上述磁性记忆部的电压。7.如申请专利范围第1项之薄膜磁性体记忆装置,其中,于各上述程式化元件中,非程式化状态时,各上述程式单元系沿相同方向磁化,各上述程式单元,系藉由沿着磁化困难轴的第1程式化磁场及沿着磁化容易轴的第2程式化磁场所磁化,上述程式化电路,又包括:程式化选择线,共用地设于构成相同的各上述程式化元件的上述2个程式单元上,用以流过产生上述第1程式化磁场的第1程式化电流;及第1及第2程式化资料线,分别对应于上述2个程式单元而设,用以流过产生上述第2程式化磁场的第2程式化电流,流过上述第1及第2程式化资料线的上述第2程式化电流的方向,系设定为相互相反的方向。8.一种薄膜磁性体记忆装置,其包含有:记忆体阵列,配置有分别以磁性方式执行资料记忆的多个记忆单元,各上述记忆单元,系具有藉由沿2种类的方向中任一方向的磁化,以执行资料记忆的磁性记忆部;程式化电路,记忆用于上述薄膜磁性体记忆装置动作时所用的资讯,上述程式化电路包括用以磁性记忆构成上述资讯的程式化资料的程式化元件;感测电路,于电源投入时,用以从上述程式化元件读出程式化资料;及资料闩锁电路,在直到上述电源被截止为止的期间,用以保持藉由上述感测电路读出的程式化资料。9.一种薄膜磁性体记忆装置,其包含有:记忆体阵列,备有分别磁性记忆1位元的资料的多个记忆单元,各上述记忆单元,系具有藉由沿按照上述资料的方向磁化,使电阻发生变化的磁性电阻元件;多个程式化暂存器,分别用以记忆上述薄膜磁性体记忆装置动作时用之资讯程式化所用的1位元程式化信号,各上述程式化暂存器包括:多个程式化元件,分别具有按照其磁化方向变化的电阻;及感测电路,按照上述多个程式化元件的各自电阻差,用以读出对应的1位元程式化信号;含于各上述程式化暂存器的上述程式化元件数,系为了记忆1位元的上述资料,而多于各上述记忆单元所使用的磁性电阻元件数。10.一种薄膜磁性体记忆装置,其包含有:记忆体阵列,配置有分别磁性记忆资料的多个记忆单元,各上述记忆单元包括藉由沿按照上述资料的方向磁化,具有第1电阻及较上述第1电阻大的第2电阻中任一电阻的磁性电阻元件;多个程式化暂存器,分别用以记忆上述薄膜磁性体记忆装置动作时用之资讯程式化用的1位元程式化信号,各上述程式化暂存器包括具有按照其磁化方向变化的电阻的多个程式化元件;各上述程式化元件,系按照被记忆之上述1位元的程式化信号,具有较上述第1电阻小的第3电阻及较上述第3电阻大的第4电阻中任一电阻;上述第1及第2电阻的比系与上述第3及第4电阻的比相等。11.一种薄膜磁性体记忆装置,其包含有:记忆体阵列,配置有分别磁性记忆资料的多个记忆单元,各上述记忆单元,具有藉由沿2种类的方向中任一方向磁化,以执行资料记忆的磁性记忆部;多个程式化暂存器,分别用以记忆上述薄膜磁性体记忆装置动作时用之资讯程式化用的1位元程式化信号,各上述程式化暂存器包括分别具有按照磁化方向的电阻的至少1个程式化元件;各上述程式化元件的电阻,系可伴随物理性破坏动作而固定。12.如申请专利范围第11项之薄膜磁性体记忆装置,其中,各上述程式化暂存器,系于按照被记忆于对应之程式化暂存器的1位元程式化信号的方向磁化的情况,具有第1及第2电阻中一者,上述破坏动作后之各上述程式化暂存器元件的电阻,系被固定于除上述第1及第2电阻间以外的范围所属的第3电阻上。13.如申请专利范围第11项之薄膜磁性体记忆装置,其中,各上述程式化元件,具有:沿固定方向磁化的第1磁化层;第2磁化层,分别按照所记忆之上述资料及上述程式化信号,沿与上述第1磁化层相同方向及相反方向之任一方向磁化;及绝缘膜,形成于上述第1及第2磁化层间;上述绝缘膜系藉由上述破坏动作而进行绝缘破坏。14.一种薄膜磁性体记忆装置,其包含有:记忆体阵列,备有分别磁性记忆资料的多个配置成行列状的记忆单元,各上述记忆单元,具有藉由沿2种类的方向中任一方向磁化,以执行资料记忆的磁性记忆部;多个程式化暂存器,分别用以记忆上述薄膜磁性体记忆装置的动作时用之资讯程式化用的1位元程式化信号,各上述程式化暂存器包括程式化元件,分别具有按照其磁化方向,备有第1及第2电阻中一者的电阻;比较电阻部,具有上述第1及第2电阻之中间电阻;及感测电路,按照上述程式化元件与上述比较电阻部的电阻比较,用以读出对应的1位元程式化信号;可选择性地执行第1锁定动作及第2锁定动作中任一动作,其中第1锁定动作,系伴随着对于上述程式化暂存器的物理性破坏动作,以将上述程式化元件的电阻非可逆地固定于属于除第1及第2电阻间以外之范围的第3电阻上,而第2锁定动作,系伴随着对于上述比较电阻部的物理性破坏动作,以将上述比较电阻部的电阻非可逆地固定于属于除第1及第2电阻间以外范围的第4电阻用。15.一种薄膜磁性体记忆装置之资讯程式化方法,系为含有分别磁性记忆资料的多个记忆单元者,其包含有:第1程式化步骤,于晶圆制作步骤及封装步骤间执行,将用于动作时的资讯记忆于程式化电路中;及第2程式化步骤,于上述封装步骤后执行,用以改写记忆于上述程式化电路中的资讯;其中,上述程式化电路包括分别于上述第1及第2程式化步骤之各步骤中,记忆用于上述资讯的程式化的1位元程式化信号用的多个程式化暂存器,各上述程式化暂存器,包括具有按照磁化方向的电阻的至少1个程式化元件。图式简单说明:图1为显示本发明之MRAM装置1的全体构成的概略方块图。图2为显示图1所示之记忆体阵列的构成的电路图。图3为显示冗余控制电路构成的方块图。图4为说明图3所示冗余判定单元的构成的方块图。图5为显示列解码器之概略构成的方块图。图6为说明MRAM装置之替换补救用的资料读出动作及资料写入动作时的动作波形图。图7为显示实施例1之程式化元件的构成的电路图。图8为显示程式单元之电阻与程式化元件的状态的对应关系图。图9A~图9C为说明程式化资料读出时及写入时的程式化信号的位准的动作波形图。图10为说明程式单元的配置的概念图。图11A、图11B为分别说明正常记忆单元及程式单元的配置的构造图。图12为显示于程式化资料写入时供给程式化电流用的构成的电路图。图13为说明对于程式单元之输出入信号用的图。图14为说明根据实施例1之变化例1的程式化资料读出动作的动作波形图。图15为显示根据实施例1之变化例2的程式化电路的构成的方块图。图16为说明根据实施例1之变化例2的程式化资料读出动作的动作波形图。图17为显示实施例2之程式化输出入关连的电路构成的方块图。图18为显示进行实施例3之程式化电流供给用的第1构成例的电路图。图19为显示进行实施例3之程式化电流供给用的第2构成例的电路图。图20为显示根据实施例4之程式单元的配置的电路图。图21为显示根据实施例5之程式单元的构成的电路图。图22为说明根据实施例5之对于程式单元供给程式化电流的电路图。图23为显示根据实施例6之程式化元件的构成例的电路图。图24为显示图23所示程式化元件之程式单元的电阻与程式化元件的状态等的对应关系图。图25A~图25C为说明从图23所示程式化元件之程式化资料读出时及写入时的程式化信号的位准的动作波形图。图26为显示根据实施例6之程式化元件的其他构成例的电路图。图27为说明根据实施例7之MRAM装置之程式化资讯的程式化方法的流程图。图28为说明具有程式化状态的锁定功能的程式化暂存器的构成用的电路图。图29A、图29B为说明程式化状态的锁定前后的程式单元的电阻的图。图30为说明程式化状态的锁定时的施加电压的图。图31为显示MTJ记忆单元的构成的概略图。图32为说明从MTJ记忆单元的资料读出动作的概念图。图33为说明对于MTJ记忆单元的资料写入动作的概念图。图34为说明对于MTJ记忆单元的资料写入动作时的之资料写入电流及隧道磁性电阻元件的磁化方向的关系的概念图。 |
