| 主权项 |
1.一种记忆体模组,包含:一指令/位址暂存器装置,用以依据一外部指令/位址信号产生一内部信号,而该指令/位址暂存器装置具有一输出电晶体;复数之记忆体装置,分成第一组及第二组;配线,使该指令/位址暂存器装置与该记忆体装置互相连接;及一基板,供该指令/位址暂存器装置及该多重的记忆体装置安装在其上;其中该配线包括:一第一配线部,从该指令/位址暂存器装置延伸至一第一分支点;一第二配线部,从该第一分支点延伸至一第二分支点;一第三配线部,从该第一分支点延伸至一第三分支点;一第四配线部,从该第二分支点分出并延伸到达该第一组的记忆体装置;及一第五配线部,从该第三分支点分出并延伸到达该第二组的记忆体装置;及该指令/位址暂存器装置包括:一阻抗调整器,从该指令/位址暂存器装置与该第一配线部之间的一连接点观之时,其藉由使该输出阻抗在该内部信号之一操作电压范围之内成为实质上固定之方式而用以调整该指令/位址暂存器装置的该输出阻抗;及一上升时间/下降时间调整器;用以将该内部信号的上升时间及下降时间调整成特定値。2.如申请专利范围第1项之记忆体模组,其中既不终止该多重的记忆体装置、亦不终止该配线。3.如申请专利范围第1项之记忆体模组,其中该指令/位址暂存器装置为包括该输出电晶体并具有一暂存器输出端子的一指令/位址暂存器,该指令/位址暂存器装置包括串联至该暂存器输出端子的一电阻,而该电阻作为该阻抗调整器。4.如申请专利范围第1项之记忆体模组,其中该指令/位址暂存器装置为结合当作该阻抗调整器之一电阻的一指令/位址暂存器。5.如申请专利范围第1项之记忆体模组,其中该阻抗调整器包括第一电阻及第二电阻,及该指令/位址暂存器装置为具有一暂存器输出端子的一指令/位址暂存器、并包括连接至该暂存器输出端子的该第二电阻,而该指令/位址暂存器包括该输出电晶体及在该输出电晶体之一输出端子与该暂存器输出端子之间呈串联的该第一电阻。6.如申请专利范围第5项之记忆体模组,其中在考虑该记忆体装置之可能选择之数量的情况下,将该第一电阻的电阻设定成最小的一数値,并将该第二电阻的电阻设定成待加至该第一电阻的电阻之一数値,俾用以适当地调整该输出阻抗。7.如申请专利范围第1至6项任一项之记忆体模组,其中该指令/位址暂存器结合当作该上升时间/下降时间调整器的一电容器。8.如申请专利范围第1项之记忆体模组,其中该阻抗调整器依据安装于该基板之上的该记忆体装置之数量调整该输出阻抗。9.如申请专利范围第3或4项之记忆体模组,其中该电阻的电阻値系大于该输出电晶体的ON状态电弯阻。10.如申请专利范围第5项之记忆体模组,其中该第一及第二电阻的组合电阻大于该输出电晶体的ON状态电阻。11.如申请专利范围第1项之记忆体模组,其中不论该记忆体装置之可能选择之数量为何,该上升时间及下降时间的该特定値皆保持固定。12.如申请专利范围第11项之记忆体模组,其中该内部信号之频率至少为100MHz。13.如申请专利范围第12项之记忆体模组,其中该上升时间及下降时间落在0.9奈秒至2.0奈秒的一范围之内。14.如申请专利范围第1项之记忆体模组,其中该第一组记忆体装置的数量系大于该第二组记忆体装置的数量达一特定数量,且所有的记忆体装置彼此具有实质上相同的输入电容,而该记忆体模组更包含:该特定数量之虚设电容器,其连同该第二组记忆体装置而连接至该第五配线部,各虚设电容器具有与各个记忆体装置实质上相同的输入电容;其中从该第二分支点观之时的该第一组记忆体装置的组合阻抗等于从该第三分支点观之时的该第二组记忆体装置与该虚设电容器的组合阻抗。15.如申请专利范围第14项之记忆体模组,其中该第二及第三配线部具有相等的线路阻抗、及该第四及第五配线部具有相等的线路阻抗。16.如申请专利范围第14项之记忆体模组,其中该第四配线部形成一局部的布局,而在其中使该第一组记忆体装置的节点相对于通过该第二分支点的一第一假想线呈对称的配置、及该第五配线部形成一局部的布局,而在其中使该第二组记忆体装置与该特定数量之虚设电容器的节点相对于通过该第三分支点的一第二假想线呈对称的配置。17.如申请专利范围第1项之记忆体模组,其中该第一组记忆体装置的数量系大于该第二组记忆体装置的数量达一特定数量,且所有的记忆体装置彼此具有实质上相同的输入电容,并藉由使从该第一分支点观之时的该第一组记忆体装置的组合阻抗等于从该第一分支点观之时的该第二组记忆体装置的组合阻抗之方式而决定第二配线部至第五配线部的线路长度。18.如申请专利范围第1项之记忆体模组,其中该第一组记忆体装置的数量为8或10,而该第二组记忆体装置的数量为8,及该第一配线部至第五配线部的线路阻抗实质上落在50至65欧姆的范围之内,而该输出阻抗为20欧姆20%。19.如申请专利范围第1项之记忆体模组,其中该第一组记忆体装置的数量为4或5,而该第二组记忆体装置的数量为4,及该第一配线部至第五配线部的线路阻抗实质上落在50至65欧姆的范围之内,而该输出阻抗为25欧姆20%。20.如申请专利范围第1项之记忆体模组,其中该第一组记忆体装置的数量为2或3,而该第二组记忆体装置的数量为2,及该第一配线部至第五配线部的线路阻抗实质上落在50至65欧姆的范围之内,而该输出阻抗为30欧姆20%。21.如申请专利范围第1项之记忆体模组,更包含一缓冲器装置,其包括有该阻抗调整器及该上升时间/下降时间调整器,而非该指令/位址暂存器装置。图式简单说明:图1为依据本发明之第一实施例的记忆体模组之概略构造图。图2为图1之各通道孔的简化等效电路图。图3为图1之各DRAM装置的输入部之简化等效电路图。图4为显示图1之C/A暂存器的概略电路构造之图式。图5为说明从第一配线部的输入端子观之时的C/A暂存器之输出阻抗的图式、特别当构成C/A暂存器之输出级的互补式金氧半导体(CMOS)反相器之N通道金氧半导体(nMOS)电晶体呈ON状态的情况时。图6为说明从第一配线部的输入端子观之时的C/A暂存器之输出阻抗的图式、特别当构成C/A暂存器之输出级的互补式金氧半导体(CMOS)反相器之P通道金氧半导体(pMOS)电晶体呈ON状态的情况时。图7为依据本发明之第二实施例的记忆体模组之概略构造图。图8为依据本发明之第三实施例的记忆体模组之概略构造图。图9为显示tR/tF调整与波形之间的关系之图式。图10为依据本发明之第四实施例的记忆体模组之概略构造图。 |
