| 主权项 |
1.一种半导体积体电路装置之制造方法,其特征为具有:(a)、半导体基板之主表面形成记忆体单元选择用MISFET之工程;(b)、形成与前述记忆体单元选择MISFET之源极、汲极区域电气地接续之插塞的工程;(c)、在前述插塞上形成氧化矽膜之工程;(d)、在前述氧化矽膜中形成到达前述插塞表面为止之孔的工程;(e)、在前述孔的侧壁以及底部藉由使气化流量为前述氧化剂之气化流量的5%以上之Ru的有机化合物与氧化剂反应以形成Ru膜之工程;(f)、在前述Ru膜上形成电容绝缘膜之工程;以及(g)、在前述电容绝缘膜上形成上部电极之工程。2.如申请专利范围第1项记载之半导体积体电路装置之制造方法,其中前述Ru之有机化合物与氧化剂之反应系在300℃以下进行。3.一种半导体积体电路装置,是由:(a)、形成在半导体基板之主表面之记忆体单元选择用MISFET;(b)、与前述记忆体单元选择MISFET之源极、汲极区域电气地接续之插塞;(c)、形成在前述插塞上之氧化矽膜;(d)、形成在前述氧化矽膜中,延伸至前述插塞表面,其深度为其短直径5倍以上的孔;(e)、形成于前述孔内之Ru膜,由形成在此Ru膜之上部之电容绝缘膜以及形成在此电容绝缘膜上部之上部电极,构成的资讯储存电容元件,其特征为:前述孔的底部之Ru膜为前述孔内之最厚部份的膜厚的50%以上。4.如申请专利范围第3项记载之半导体积体电路装置,其中在前述Ru膜与氧化矽膜之间形成黏着层。5.如申请专利范围第3项记载之半导体积体电路装置,其中在前述Ru膜系其表面之凹凸为5nm以下。6.一种半导体积体电路装置之制造方法,其特征为具有:(a)、在半导体基板上形成层间绝缘膜之工程;(b)、在前述层间绝绿膜中形成孔之工程;(c)、在前述孔之侧壁以及底部藉由使气化流量为前述氧化剂之气化流量的5%以上的第1导电膜之有机化合物与氧化剂反应以形成第1导电膜之工程;(d)、于前述第1导电膜上形成绝缘膜之工程;以及(e)、于前述绝缘膜上形成第2导电膜之工程。7.如申请专利范围第6项记载之半导体积体电路装置之制造方法,其中前述孔的深度为其之短直径之5倍以上。8.如申请专利范围第6项记载之半导体积体电路装置之制造方法,其中被形成在前述孔内之底部的第1导电膜系为前述孔内之最厚部份之膜厚的50%以上。9.如申请专利范围第6项记载之半导体积体电路装置之制造方法,其中前述第1导电膜为Ru。10.如申请专利范围第6项记载之半导体积体电路装置之制造方法,其中前述第1导电膜之有机化合物与氧化剂之反应系在300℃以下进行。图式简单说明:图1系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图2系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位平面图。图3系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图4系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图5系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图6系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图7系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图8系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图9系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图10系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图11系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图12系显示本发明之实施形态1之半导体积体电路装匮的制造方法之半导体基板的重要部位剖面图。图13系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图14系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图15系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图16系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图17系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图18(A)系说明本发明之效果用之图,(B)系说明(A)之被覆性(b/a)用之图。图19系显示本发明之实施形态1之半导体积体电路装置的制造方法之半导体基板的重要部位平面图。图20系显示本发明之实施形态2之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图21系显示本发明之实施形态2之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图22系显示本发明之实施形态2之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图23系显示本发明之实施形态2之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图24系显示本发明之实施形态2之半导体积体电路装置的制造方法之半导体基板的重要部位剖面图。图25(A)以及(B)系说明本发明之课题用之半导体基板之重要部位剖面图。图26系说明本发明之课题用之半导体基板之重要部位剖面图。 |
