| 主权项 |
1.一种可用于静电放电(ESD)保护电路之二极体元件,包含有:一P型基底;一埋入式N+半导体层,植于该P型基底中,并由一深绝缘浅沟隔绝;一P型井,设于该埋入式N+半导体层之上,并藉由该深绝缘浅沟与该P型基底隔绝;一P+掺杂区,设于该P型井中,用来作为该二极体元件之阳极(anode);以及一N+掺杂区,设于该P型井中,用来作为该二极体元件之阴极(cathode);其中该P+掺杂区、该埋入式N+半导体层以及该P型基底构成一开放基极之寄生PNP双载子电晶体。2.如申请专利范围第1项所述之可用于静电放电(ESD)保护电路之二极体元件,其中该深绝缘浅沟约4至5微米深。3.如申请专利范围第1项所述之可用于静电放电(ESD)保护电路之二极体元件,其中该P+掺杂区以及该N+掺杂区之间为一浅沟绝缘层隔离。4.如申请专利范围第3项所述之可用于静电放电(ESD)保护电路之二极体元件,其中该浅沟绝缘层约0.3至0.5微米深。5.一种可用与双载子/双载子互补电晶体(Bipolar/BiCMOS)制程相容之二极体串(diode string)电路,包含有:形成于一P型基底之复数个串联之二极体元件,各该二极体元件包含有:一埋入式N+半导体层,植于该P型基底中,并由一深绝缘浅沟隔绝;一P型井,设于该埋入式N+半导体层之上,并藉由该深绝缘浅沟与该P型基底隔绝;一P+掺杂区,设于该P型井中,用来作为该二极体元件之阳极(anode);以及一N+掺杂区,设于该P型井中,用来作为该二极体元件之阴极(cathode)。6.如申请专利范围第5项所述之可用与双载子/双载子互补电晶体(Bipolar/BiCMOS)制程相容之二极体串电路,其中该复数个串联之二极体元件之其中一二极体元件之N+掺杂区系电连接下一个二极体元件之P+掺杂区。7.如申请专利范围第5项所述之可用与双载子/双载子互补电晶体(Bipolar/BiCMOS)制程相容之二极体串电路,其中该复数个串联之二极体元件之第一个二极体元件之P+掺杂区系电连接一电压VD或周边电源Vccp。8.如申请专利范围第5项所述之可用与双载子/双载子互补电晶体(Bipolar/BiCMOS)制程相容之二极体串电路,其中该P+掺杂区,该埋入式N+半导体层以及该P型基底构成一开放基极之寄生PNP双载子电晶体。9.如申请专利范围第5项所述之可用与双载子/双载子互补电晶体(Bipolar/BiCMOS)制程相容之二极体串电路,其中该深绝缘浅沟约4至5微米深。10.如申请专利范围第5项所述之可用与双载子/双载子互补电晶体(Bipolar/BiCMOS)制程相容之二极体串电路,其中该P+掺杂区以及该N+掺杂区之间为一浅沟绝缘层隔离。11.如申请专利范围第10项所述之可用与双载子/双载子互补电晶体(Bipolar/BiCMOS)制程相容之二极体串电路,其中该浅沟绝缘层约0.3至0.5微米深。图式简单说明:图一为习知二极体串静电放电保护电路之剖面示意图。图二为本发明二极体串静电放电保护电路之剖面示意图。图三为一典型的Bipolar结构之剖面示意图。 |
