半导体积体电路装置及其制造方法

摘要

本发明系一种半导体积体电路装置及其制造方法，在包含SiOF膜的层间绝缘膜以金属镶嵌(Damascene)法形成埋入配线之半导体积体电路装置中，防止形成埋入配线用的配线沟时所用的蚀刻挡止(etching stopper)层和SiOF膜之界面剥离。其解决方法系，在将包含SiOF膜26、29的层间绝缘膜乾式蚀刻形成的配线沟32内部，以金属镶嵌法埋入Cu配线33时，使氮氧化矽膜27介置在构成上述乾式蚀刻之蚀刻挡止层的氮化矽膜28和SiOF膜26之间，上用氮氧化矽膜27捕集 SiOF膜26中产生的游离F。

主权项

1.一种半导体积体电路装置,其特征为具有:半导体基板;第1绝缘膜,由包含具有氟的氧化矽,且形成在前述半导体基板主面上;第1配线,形成在前述第1绝缘膜内部;第2绝缘膜,包含形成在前述第1绝缘膜及前述第1配线之各上部的氮化矽;及第3绝缘膜,由包含具有氮之氧化矽,且介置在前述第1绝缘膜和前述第2绝缘膜之间。2.如申请专利范围第1项之半导体积体电路装置,其中前述第3绝缘膜之矽对于氧和氮的比例,以化学量论而言过多。3.如申请专利范围第1项之半导体积体电路装置,其中前述第3绝缘膜之氮浓度为5 atom%以下。4.如申请专利范围第1项之半导体积体电路装置,其中前述第3绝缘膜之膜厚为50 nm以上。5.如申请专利范围第1项之半导体积体电路装置,其中前述第1配线系包含以铜为主要成分之导电层。6.如申请专利范围第1项之半导体积体电路装置,其中前述第2绝缘膜上部形成有层间绝缘膜,该层间绝缘膜包含:第4绝缘膜,包含具有氟之氧化矽;第5绝缘膜,包含氮化矽;及第6绝缘膜,包含具有氮之氧化矽且介置在前述第4绝缘膜和前述第5绝缘膜之间;前述层间绝缘膜内部形成有第2配线,和前述第1配线电性连接,前述第1配线表面除了和前述第2配线之连接部以外的区域,被包含氮化矽的第7绝缘膜覆盖。7.如申请专利范围第6项之半导体积体电路装置,其中前述第2绝缘膜和前述第4绝缘膜之间介置有第8绝缘膜,其包含具有氮之氧化矽膜。8.一种半导体积体电路装置,其特征为具有:半导体基板;第1绝缘膜,包含具有氟的氧化矽,且在前述半导体基板主面上形成;第1配线,在前述第1绝缘膜内部形成;第2绝缘膜,包含形成在前述第1绝缘膜及前述第1配线之各上部的SiC或SiCN;及第3绝缘膜,包含具有氮之氧化矽,且介在前述第1绝缘膜和前述第2绝缘膜之间。9.如申请专利范围第8项之半导体积体电路装置,其中前述第3绝缘膜之矽对于氧和氮的比例,以化学量论而言过多。10.如申请专利范围第8项之半导体积体电路装置,其中前述第3绝缘膜之氮浓度为5 atom%以下。11.如申请专利范围第8项之半导体积体电路装置,其中前述第3绝缘膜之膜厚为50 nm以上。12.如申请专利范围第8项之半导体积体电路装置,其中前述第1配线系包含以铜为主要成分之导电层。13.如申请专利范围第8项之半导体积体电路装置,其中前述第2绝缘膜上部形成有层间绝缘膜,该层间绝缘膜包含:第4绝缘膜,包含具有氟之氧化矽;第5绝缘膜,包含SiC或SiCN;及第6绝缘膜,包含具有氮之氧化矽且介置在前述第4绝缘膜和前述第5绝缘膜之间;前述层间绝缘膜内部形成有第2配线,和前述第1配线电性连接,前述第1配线表面除了和前述第2配线之连接部以外的区域,被包含SiC或SiCN的第7绝缘膜覆盖。14.如申请专利范围第13项之半导体积体电路装置,其中前述第2绝缘膜和前述第4绝缘膜之间介置有第8绝缘膜,包含SiC或SiCN。15.一种半导体积体电路装置,其特征为具有:半导体基板;第1绝缘膜,包含具有氟的氧化矽,且在前述半导体基板主面上形成;第1配线,在前述第1绝缘膜内部形成;及第2绝缘膜,包含形成在前述第1绝缘膜及前述第1配线之各上部的SiC或SiCN。16.如申请专利范围第15项之半导体积体电路装置,其中前述第1配线系包含以铜为主要成分之导电层。17.如申请专利范围第15项之半导体积体电路装置,其中前述第1绝缘膜上层形成有层间绝缘膜,该层间绝缘膜包含:第3绝缘膜,包含具有氟之氧化矽;及第4绝缘膜,包含SiC或SiCN:前述层间绝缘膜内部形成有第2配线,和前述第1配线电性连接,前述第1配线表面除了和前述第2埋配线之连接部以外的区域,被以SiC或SiCN为主要成分的第5绝缘膜覆盖。图式简单说明:图1为本发明半导体积体电路装置之制造方法的一种实施型态之半导体基板主要部截面图。图2为本发明半导体积体电路装置之制造方法的一种实施型态之半导体基板主要部截面图。图3为本发明半导体积体电路装置之制造方法的一种实施型态之半导体基板主要部截面图。图4为本发明半导体积体电路装置之制造方法的一种实施型态之半导体基板主要部截面图。图5为本发明半导体积体电路装置之制造方法的一种实施型态之半导体基板主要部截面图。图6为本发明半导体积体电路装置之制造方法的一种实施型态之半导体基板主要部截面图。图7为本发明半导体积体电路装置之制造方法的一种实施型态之半导体基板主要部截面图。图8为本发明半导体积体电路装置之制造方法的一种实施型态之半导体基板主要部截面图。图9为本发明半导体积体电路装置之制造方法的一种实施型态之半导体基板主要部截面图。图10为本发明半导体积体电路装置之制造方法的一种实施型态之半导体基板主要部截面图。图11为本发明半导体积体电路装置之制造方法的一种实施型态之半导体基板主要部截面图。图12为本发明半导体积体电路装置之制造方法的一种实施型态之半导体基板主要部截面图。图13为本发明半导体积体电路装置之制造方法的一种实施型态之半导体基板主要部截面图。图14为本发明半导体积体电路装置之制造方法的一种实施型态之半导体基板主要部截面图。图15为本发明半导体积体电路装置之制造方法的一种实施型态之半导体基板主要部截面图。图16为本发明半导体积体电路装置之制造方法的另一种实施型态之半导体基板主要部截面图。图17为本发明半导体积体电路装置之制造方法的另一种实施型态之半导体基板主要部截面图。图18为本发明半导体积体电路装置之制造方法的另一种实施型态之半导体基板主要部截面图。图19为本发明半导体积体电路装置之制造方法的另一种实施型态之半导体基板主要部截面图。图20为本发明半导体积体电路装置之制造方法的另一种实施型态之半导体基板主要部截面图。图21为本发明半导体积体电路装置之制造方法的另一种实施型态之半导体基板主要部截面图。图22为本发明半导体积体电路装置之制造方法的另一种实施型态之半导体基板主要部截面图。