| 主权项 |
1.一种设于一微处理器(micro-processor)上之运算电路,用来运算一输入资料以产生一输出资料,该微处理器包含有一有限场乘法器(Galois field multiplier),电连接于该运算电路,用来对该运算电路运算之资料进行有限场(Galois field)乘法运算,该运算电路包含有:一第一暂存器,用来暂存该输入资料;复数个运算单元,以串联(cascade)的方式相连接,该复数个运算单元中之第一运算单元系连接于该第一暂存器,每一运算单元包含一输入端,一输出端,一有限场加法器(Galois field adder),电连接于该输入端及该输出端之间,以及一第二暂存器,电连接于该有限场加法器;以及一控制电路,用来控制该运算电路之运作;其中该控制电路会将各个运算单元需进行有限场乘法运算之资料传输至该同一乘法器运算,并将该乘法器运算后之资料传回至该运算电路。2.如申请专利范围第1项所述之运算电路,其中该有限场加法运算系为一互斥或(exclusive OR,XOR)逻辑运算。3.如申请专利范围第1项所述之运算电路,其中该微处理器系用来处理一Reed-Solomon错误校正码,其包含有复数个编码单元(symbol)。4.如申请专利范围第3项所述之运算电路,其中该控制单元系依据该Reed-Solomon错误校正码之编码单元之数目来决定启动(enable)该运算单元之数目。5.如申请专利范围第1项所述之运算电路,其中该运算单元另包含有:一第一开关,设置于该第二暂存器与该加法器之间,用来控制该加法器电连接该第二暂存器;以及一第二开关,用来控制该加法器电连接于一相邻运算单元之加法器,或是用来控制该加法器电连接于一传输线。6.如申请专利范围第5项所述之运算电路,其中当该第一开关使该加法器电连接该第二暂存器,以及该第二开关使该运算单元之加法器电连接该相邻运算单元之加法器时,该运算电路系用来产生该输入资料之错误检查码。7.如申请专利范围第6项所述之运算电路,其中当该第一开关使该加法器与该第二暂存器产生断路,以及该第二开关使该加法器电连接于该传输线时,该运算电路系用来产生对应该输出资料之检查码(syndrome code)。8.如申请专利范围第7项所述之运算电路,其中当该第一开关使该加法器与该第二暂存器产生断路,以及该第二开关使该运算单元之加法器电连接该相邻运算单元之加法器时,该运算电路系用来依据该检查码判断该输出资料产生错误之位置(errorlocation)。9.如申请专利范围第6项所述之运算电路,其中该运算电路另包含有一缓冲暂存器(buffer),连接于二相邻运算单元之间,连接于该缓冲暂存器之前之运算单元所产生之输出资料系用来作为连接于该缓冲暂存器之后之运算单元之输入资料,且当连接于该缓冲暂存器之前之运算单元将其输出资料储存于该缓冲暂存器后,该连接于该缓冲暂存器之前之运算单元可对另一输入资料进行运算而产生一相对应输出资料。10.如申请专利范围第1项所述之运算电路,其中该有限场乘法器系为一硬体(hardware)电路或一软体(software)之运算对照表(look-uptable)。11.如申请专利范围第1项所述之运算电路,其中该微处理器系为一数位讯号处理器(digitalsignal processor,DSP)。12.如申请专利范围第1项所述之运算电路,其另包含一第三暂存器,连接于该复数个运算单元中之最后一运算单元,用来暂存该输出资料;13.一种微处理器(micro-processor)之资料运算方法,该微处理器包含有:一运算电路,可来运算一输入资料以产生一输出资料,其包含有:一第一暂存器,用来暂存该输入资料;复数个运算单元,以串联(cascade)的方式相连接,该复数个运算单元中之第一运算单元系连接于该第一暂存器,每一运算单元包含一输入端,一输出端,一有限场加法器(Galois field adder),电连接于该输入端及该输出端之间,以及一第二暂存器,电连接于该有限场加法器;以及一控制电路,用来控制该运算电路之运作;以及一有限场乘法器(Galois field multiplier),电连接于该运算电路,用来对该运算电路运算之资料进行有限场(Galois field)乘法运算;该资料运算方法包含有:该控制电路会将该第一暂存器及各个运算单元需进行有限场乘法运算之资料传输至该同一乘法器运算,并将该乘法器运算后之资料传回至该运算电路。14.如申请专利范围第13项所述之资料运算方法,其中该有限场加法运算系为一互斥或(exclusiveOR,XOR)逻辑运算。15.如申请专利范围第13项所述之资料运算方法,其中该微处理器系用来处理一Reed-Solomon错误校正码,其包含有复数个编码单元(symbol)。16.如申请专利范围第15项所述之资料运算方法,其中该控制单元系依据该Reed-Solomon错误校正码之编码单元之数目来决定启动(enable)该运算单元之数目。17.如申请专利范围第13项所述之资料运算方法,其中该运算电路另包含一第三暂存器,连接于该复数个运算单元中之最后一运算单元,用来暂存该输出资料。图式简单说明:图一为习知错误校正系统的示意图。图二为图一所示之编码器的电路示意图。图三为图一所示之检查电路的电路示意图。图四为图一所示之错误位置运算电路的电路示意图。图五为本发明数位讯号处理器的功能方块图。图六为图五所示之运算模组的电路示意图。图七为图六所示之运算模组的第一种等效电路图。图八为图六所示之运算模组的第二种等效电路图。图九为图六所示之运算模组的第三种等效电路图。 |
