| 主权项 |
1.一种半导体装置,其包括:第一半导体层,其系设于半导体基板上,与前述半导体基板呈电性连接;第二半导体层,其系设于前述第一半导体层附近,介以绝缘膜或空洞中任一者而形成于前述半导体基板上方;及第一、第二MOS电晶体,其系分别设于前述第一、第二半导体层上,且分别具有与前述第一、第二半导体层的边界平行配置之闸电极。2.如申请专利范围第1项之半导体装置,其中前述第一、第二MOS电晶体的闸电极,系以相互平行的方式配置。3.如申请专利范围第1项之半导体装置,其中前述第一MOS电晶体的源极区域,系靠近前述第一、第二半导体层之边界而设。4.如申请专利范围第1项之半导体装置,其中前述第一MOS电晶体的源极区域,系与前述第一半导体层为同电位。5.如申请专利范围第1项之半导体装置,其中前述第二MOS电晶体的源极区域和汲极区域,系到达前述第二半导体层之底部。6.如申请专利范围第1项之半导体装置,其中进一步具有设于前述半导体基板上之前述绝缘膜;前述第二半导体层系介以前述绝缘膜而设于前述半导体基板上。7.如申请专利范围第1项之半导体装置,其中前述第二半导体层系介以前述空洞而设于前述半导体基板上。8.一种半导体装置,其包括:第一半导体层,其系设于半导体基板上,与前述半导体基板呈电性连接;第二半导体层,其系设于上述第一半导体层附近,与上述半导体基板呈电性隔离;第一元件区域,其系设于前述第一、第二半导体层中任一者,与前述第一、第二半导体层的边界仅隔离第一距离;第二元件区域,其系设于前述第一、第二半导体层中设有前述第一元件区域之一者,与前述第一、第二半导体层的边界仅隔离大于前述第一距离之第二距离;第一MOS电晶体,其系设于前述第一元件区域中,且具有与前述第一、第二半导体层的边界平行配置之闸电极;及第二MOS电晶体,其系设于前述第二元件区域中,且具有配置于与前述第一MOS电晶体的闸电极直交方向之闸电极。9.如申请专利范围第8项之半导体装置,其中前述第一MOS电晶体的通道区域及源极区域之接合部,系与前述第一、第二半导体层的边界隔离至少前述第二距离。10.如申请专利范围第8项之半导体装置,其中前述第一、第二元件区域,系设于前述第一半导体层中;前述第一MOS电晶体的源极区域,系靠近前述第一、第二半导体层之边界而设。11.如申请专利范围第8项之半导体装置,其中前述第一、第二元件区域,系设于前述第一半导体层中;前述第一MOS电晶体的源极区域,系与前述第一半导体层为同电位。12.如申请专利范围第8项之半导体装置,其中前述第一、第二元件区域,系设于前述第二半导体层中;前述第二MOS电晶体的源极区域和汲极区域,系到达前述第二半导体层之底部。13.如申请专利范围第8项之半导体装置,其中进一步具有设于前述半导体基板上之绝缘膜;前述第二半导体层系介以前述绝缘膜而设于前述半导体基板上。14.如申请专利范围第8项之半导体装置,其中前述第二半导体层系介以空洞而设于前述半导体基板上。15.一种半导体装置,其包括:第一半导体层,其系设于半导体基板上,与前述半导体基板呈电性连接;第二半导体层,其系设于前述第一半导体层附近,介以绝缘膜或空洞中任一者而形成于前述半导体基板上方;及第三半导体层,其系设于前述第一半导体层中,而有一部分以到达前述第二半导体层正下方的前述半导体基板之方式而配置。16.如申请专利范围第15项之半导体装置,其中进一步具有源极/汲极区域,其系相互隔离而设于前述第三半导体层的表面内;及MOS电晶体,其系具有介以闸绝缘膜而设于前述源极/汲极区域间的前述第三半导体层上之闸电极;前述闸电极系平行延设于前述第一、第二半导体层;前述源极区域系靠近前述边界而设。17.如申请专利范围第15项之半导体装置,其中前述第三半导体层系与前述半导体基板为同一导电型。18.如申请专利范围第15项之半导体装置,其中前述第三半导体层系与前述半导体基板为同电位。19.如申请专利范围第15项之半导体装置,其中进一步具有设于前述半导体基板上之前述绝缘膜;前述第二半导体层系介以前述绝缘膜而设于前述半导体基板上。20.如申请专利范围第15项之半导体装置,其中前述第二半导体层系介以前述空洞而设于前述半导体基板上。21.一种半导体装置,其包括:第一半导体层,其系设于半导体基板上,与前述半导体基板呈电性连接;第二半导体层,其系设于前述第一半导体层附近,介以绝缘膜或空洞中任一者而形成于前述半导体基板上方;半导体元件群,其系设于前述第一、第二半导体层之任一者中,前述第一、第二半导体层的边界附近以外之处;及前述半导体元件之虚设元件群,其系设于前述第一、第二半导体层的边界附近之前述第一、第二半导体层上。22.如申请专利范围第21项之半导体装置,其中具有相异于前述半导体元件及前述虚设元件之构造。23.如申请专利范围第21项之半导体装置,其中前述半导体元件系为记忆单元。24.如申请专利范围第21项之半导体装置,其中进一步具有设于前述半导体基板上之前述绝缘膜;前述第二半导体层系介以前述绝缘膜而设于前述半导体基板上。25.如申请专利范围第21项之半导体装置,其中前述第二半导体层系介以前述空洞而设于前述半导体基板上。图式简单说明:图1A系依据本发明的第一实施形态之半导体装置的平面图;图1B至图1D系为图1A中的1B-1B线、1C-1C线及1D-1D线的各沿线之剖面图。图2A系MOS电晶体的剖面图;图2B系显示块材区域和SOI区域的边界之距离与应力的关系之图表。图3A系依据本发明的第一实施形态之半导体装置的剖面图;图3B系显示块材区域与SOI区域的边界之距离与临限电压变化量的关系之图表。图4A系依据本发明的第二实施形态之半导体装置的平面图;图4B及图4C系为图4A中的4B-4B线及4C-4C线的各沿线之剖面图。图5A至图5C系顺序显示依据本发明第一、第二实施形态的第一变形例之半导体装置的制造工序之剖面图;图6A至图6C系顺序显示依据本发明第一、第二实施形态的第二变形例之半导体装置的制造工序之剖面图;图7A系依据本发明第一、第二实施形态的第三变形例之半导体装置的平面图;图7B系依据本发明第一、第二实施形态的第四变形例之半导体装置的平面图;图8A系依据本发明的第三实施形态之半导体装置的平面图;图8B系图8A的部分区域之放大图;图8C系图8A中8C-8C线的沿线之剖面图。图9系依据本发明第三实施形态的变形例之半导体装置的剖面图;图10A系依据本发明的第四实施形态之半导体装置的平面图;图10B至图10D系为图10A中的10B-10B线、10C-10C线及10D-10D线的各沿线之剖面图。 |
