取样及保持电路

摘要

本发明提供一种取样及保持(sampling andhold)电路，其可以抑制在作为虚拟接地(virtual grounds)之差动放大器(differential amplifier)输入端根据输入信号频率之电压变化。在取样操作期间，一个由施加了正向输入电压ViP之电容器C1及总是导通(turned on)之NMOS电晶体Q4所组成之串列电路连接至差动放大器电路2之输入端 INP。一个具有与上述串列电路相同之阻抗并且由施加了负向输入电压ViM之电容器C3及NMOS电晶体Q9所组成之串列电路亦连接至输入端INP。一个由施加了负向输入电压 ViM之电容器C2及总是导通之NMOS电晶体Q5所组成之串列电路连接至差动放大器电路2之另一输入端INM。一个具有与上述串列电路相同之阻抗并且由施加了正向输入电压ViP之电容器C4及NMOS电晶体Q10所组成之串列电路亦连接至输入端INM。伍、(一)、本案代表图为：第1图(二)、本案代表图之元件代表符号简单说明：1取样及保持电路2差动放大器电路5正向输入端6负向输入端7对应于输入端INP之输出端8对应于输入端INM之输出端

主权项

1.一种以一预定定时来取样及保持具有相反电压准位之第一及第二输入信号之取样及保持电路,该取样及保持电路包括:一第一电路区,该第一电路区具有一个用以取样及保持该第一输入信号之第一电容器并且具有一预定阻抗;一第二电路区,该第二电路区具有一个用以取样及保持该第二输入信号之第二电容器并且具有一预定阻抗;一差动放大器电路区,其中于该第一电路区中由该第一电容器所保持之电压被输入至该差动放大器电路区之一第一输入端,而于该第二电路区中由该第二电容器所保持之电压被输入至该差动放大器电路区之一第二输入端;一第三电路区,该第三电路区具有一个与该第一电容器相同电容之第三电容器,在取样操作期间具有与该第一电路区相同阻抗,并且输入该第二输入信号至该差动放大器电路区之该第一输入端;以及一第四电路区,该第四电路区具有一个与该第二电容器相同电容之第四电容器,在取样操作期间具有与该第二电路区相同阻抗,并且输入该第一输入信号至该差动放大器电路区之该第二输入端。2.如申请专利范围第1项所述之取样及保持电路,其中;该第一电路区包括该第一电容器及一第一电晶体,并且总是施加一预定电压Vc1至该第一电晶体之一控制信号输入端;该第二电路区包括该第二电容器及一第二电晶体,并上总是施加一预定电压Vc2至该第二电晶体之一控制信号输入端;该第三电路区包括该第三电容器及一第三电晶体,该身二输入信号被输入至该第三电容器,并且在取样操作期间导通该第三电晶体以输入该第二输入信号至该差动放大器电路区之该第一输入端;以及该第四电路区包括该第四电容器及一第四电晶体,该第一输入信号被输入至该第四电容器,并且在取样操作期间导通该第四电晶体以输入该第一输入信号至该差动放大器电路区之该第二输入端。3.如申请专利范围第2项所述之取样及保持电路,其中施加该预定电压Vc1至该第一电晶体因而该第一电晶体之等效电阻可变为等同于当导通该第三电晶体时该第三电晶体之等效电阻,并且施加该预定电压Vc2至该第二电晶体因而该第二电晶体之等效电阻可变为等同于当导通该第四电晶体时该第四电晶体之等效电阻。4.如申请专利范围第2项及第3项之任一项所述之取样及保持电路,其中在保持操作期间断开该第三电晶体以截止该第三电容器与该差动放大器电路区之该第一输入端之间的连接,并且在保持操作期间断开该第四电晶体以截止该第四电容器与该差动放大器电路区之该第二输入端之间的连接。图式简单说明:第1图为绘示于本发明之一实施例中一典型取样及保持电路之电路图;第2图为绘示第1图所示之时脉信号之间的典型关系之时态图;第3图为绘示在取样操作期间取样及保持电路1之等效电路之电路图;第4图为绘示在保持操作期间取样及保持电路1之等效电路之电路图;第5图为绘示在第1图之取样及保持电路1中输入信号频率与总谐波失真(total harmonic distortion)之间的关系图;第6A图为绘示于一个如同第7图所示之先前取样及保持电路之取样及保持电路中在虚拟接地之电压VsP与VsM之变化图;第6B图为绘示于第1图所示之取样及保持电路中在虚拟接地之电压VsP与VsM之变化图;第7图为绘示先前取样及保持电路之电路图;以及第8图为绘示在取样操作期间第7图之取样及保持电路之等效电路之电路图。