| 主权项 |
1.一种积体电路元件,包含:一个基材;一层介电层置于该基材上;和一层矽晶层置于该介电层上,包含一个第一部分,一个第二部分,和一个置于第一与第二部分之间的第三部分,其中,该第一与第二部分掺杂相同型式的杂质,而该第三部分则掺杂与该第一、第二部分不同型式的杂质,以及其中,该第一、第二及第三部分形成一个矽晶双极性接面电晶体,该第一与第二部分形成该矽晶双极性接面电晶体的集极或射极其中之一,而该第三部分形成该矽晶双极性接面电晶体的基极,以提供静电放电防护。2.如申请专利范围第1项之积体电路元件,其中该第一与第二部分掺杂n型杂质,而该第三部分掺杂p型杂质。3.如申请专利范围第1项之积体电路元件,其中该第一与第二部分掺杂p型杂质,而该第三部分掺杂n型杂质。4.如申请专利范围第1项之积体电路元件,跟进一步包含一层绝缘层置于该基材与该介电层之间,其中该积体电路元件为一个绝缘层上矽元件。5.如申请专利范围第1项之积体电路元件,其中该矽晶层更进一步包含一个置于第二部分与第三部分之间的第四部分。6.如申请专利范围第5项之积体电路元件,其中该包含于矽晶层之第四部分掺杂了杂质浓度低于第一、第二与第三部分之杂质浓度的杂质。7.如申请专利范围第5项之积体电路元件,其中该包含于矽晶层之第四部分为无掺杂的。8.如申请专利范围第1项之积体电路元件,其中该矽晶双极性接面电晶体跟进一步包含一个背闸极以接受偏压讯号来控制该矽晶双极性接面电晶体,以提供静电放电防护。9.如申请专利范围第4项之积体电路元件,其中该矽晶层更进一步包含一个置于第二部分与第三部分之间的第四部分。10.如申请专利范围第9项之积体电路元件,其中该包含于矽晶层之第四部分掺杂了杂质浓度低于第一、第二与第三部分之杂质浓度的杂质。11.如申请专利范围第9项之积体电路元件,其中该包含于矽晶层之第四部分为无掺杂的。12.如申请专利范围第9项之积体电路元件,其中该矽晶双极性接面电晶体跟进一步包含一个背闸极以接受偏压讯号来控制该矽晶双极性接面电晶体,以提供静电放电防护。13.一种积体电路元件,包含:一个基材,此基材具有一个第一绝缘层以及一个与第一绝缘层不相邻的第二绝缘层,与一个位于第一绝缘层与第二绝缘层之间的偏压区;一个介电层置于该基材上;和一层矽晶层置于该介电层上,包含一个第一部分、一个第二部分、和一个位于第一部分与第二部分之间的第三部分,其中,该第一部分与第二部分掺杂了相同型式的杂质,而该第三部分则掺杂了与第一、第二部分不同型式的杂质,和其中,该第一部分、第二部分与第三部分形成了一个矽晶双极性接面电晶体,该第一与第二部分形成该矽晶双极性接面电晶体的集极或射极其中之一,而该第三部分形成该矽晶双极性接面电晶体的基极,以提供静电放电防护。14.如申请专利范围第13项之积体电路元件,其中上述第三部分位于上述偏压区之上方,以接受来自偏压区的偏压讯号。15.如申请专利范围第13项之积体电路元件,其中该基材进一步包含一个焊垫电性耦合至该偏压区,以接受偏压讯号来提供偏压给偏压区。16.如申请专利范围第13项之积体电路元件,其中该矽晶双极性接面电晶体进一步包含一个背闸极以接受偏压来控制该矽晶双极性接面电晶体,以提供静电放电防护。17.如申请专利范围第13项之积体电路元件,其中该矽晶层进一步包含一个位于第二部分与第三部分之间的第四部分。18.如申请专利范围第17项之积体电路元件,其中上述矽晶层的第三部分与第四部分位于上述偏压区之上方,以接受来自偏压区的偏压讯号。19.如申请专利范围第17项之积体电路元件,其中上述矽晶层的第四部分位于上述偏压区之上方,以接受来自偏压区的偏压讯号。20.如申请专利范围第17项之积体电路元件,其中上述矽晶层的第四部分掺杂了一种杂质,且此杂质之杂质浓度低于上述矽晶层的第一、第二、与第三部分所掺杂之杂质的杂质浓度。21.如申请专利范围第17项之积体电路元件,其中上述矽晶层的第四部分为无掺杂的。22.如申请专利范围第13项之积体电路元件,更进一步包含一层位于上述基材与上述介电层之间的绝缘层,其中该积体电路元件为一个绝缘层上矽元件。23.如申请专利范围第22项之积体电路元件,其中该矽晶层进一步包含一个位于第二部分与第三部分之间的第四部分。24.如申请专利范围第22项之积体电路元件,其中上述矽晶层的第四部分掺杂了一种杂质,且此杂质之杂质浓度低于上述矽晶层的第一、第二、与第三部分所掺杂之杂质的杂质浓度。25.如申请专利范围第22项之积体电路元件,其中上述矽晶层的第四部分为无掺杂的。26.如申请专利范围第22项之积体电路元件,其中该矽晶双极性接面电晶体进一步包含一个背闸极以接受偏压来控制该矽晶双极性接面电晶体,以提供静电放电防护。27.一种积体电路元件,从一个讯号焊垫接受讯号,包含至少一个矽晶双极性接面电晶体,该矽晶双极性接面电晶体对讯号焊垫之讯号进行反应,以提供静电放电防护;和一个用以侦测讯号焊垫之讯号之侦测电路,提供一偏压讯号给上述至少一个矽晶双极性接面电晶体,其中该至少一个矽晶双极性接面电晶体包含形成于一矽晶层内的一个射极、集极、与基极,且此矽晶层与基材相互隔绝,和其中,该基极耦合到该侦测电路以接受偏压讯号。28.如申请专利范围第27项之积体电路元件,其中该至少一个矽晶双极性接面电晶体更进一步包含一个背闸极,其中该背闸极耦合到该侦测电路以接受偏压讯号。29.如申请专利范围第27项之积体电路元件,更进一步包含一个第一矽晶部分邻近于基极,并邻近于射极与集极其中之一。30.如申请专利范围第29项之积体电路元件,其中该第一矽晶部分掺杂了一种杂质,且此杂质之杂质浓度低于上述射极、集极、与基极所掺杂之杂质的杂质浓度。31.如申请专利范围第29项之积体电路元件,其中该第一矽晶部分为无掺杂的。32.如申请专利范围第27项之积体电路元件,其中该侦测电路包含了一个电阻-电容电路。33.如申请专利范围第32项之积体电路元件,其中该侦测电路更进一步包含了一个与上述电阻-电容电路并连之二极体-电阻电路。34.如申请专利范围第32项之积体电路元件,其中该侦测电路更进一步包含了一个反相器,该反相器耦接到该矽晶双极性接面电晶体之基极,并且并连于该电阻-电容电路。35.一种保护半导体元件避免静电放电伤害之方法,包含:提供一个基材;提供一个介电层置于上述基材之上;提供一个制作于一层矽晶层内之矽晶双极性接面电晶体,且该矽晶层位于上述介电层之上;偏压该矽晶双极性接面电晶体以提供静电放电防护。36.如申请专利范围第35项之方法,其中更进一步包含一个提供一层绝缘层置于上述基材与介电层之间的步骤,其中该半导体元件为一个绝缘层上矽元件。37.如申请专利范围第35项之方法,更进一步包含一个提供一个矽晶双极性接面电晶体之基极以接受偏压讯号来控制矽晶双极性接面电晶体的步骤,用以提供静电放电防护。38.如申请专利范围第35项之方法,更进一步包含一个提供一个侦测电路以侦测静电放电讯号的步骤,用以提供一偏压讯号给该矽晶双极性接面电晶体。39.如申请专利范围第35项之方法,更进一步包含一个提供一个时间延迟常数侦测大于静电放电持续时间之侦测电路的步骤。图式简单说明:第1A图 绘示的是一种习知之静电放电防护元件的剖面图。第1B图 绘示的是另一种习知之静电放电防护元件的剖面图。第2图 绘示的是一种习知之静电放电防护元件的电路图。第3图 绘示的是一种习知之矽控整流器的剖面图。第4图 绘示的是另一种习知之矽控整流器的剖面图。第5图 绘示的是一种习知之矽控整流器的剖面图。第6图 绘示的是根据本发明精神的一个实施例,一个矽晶双极性接面电晶体的剖面图。第7图 绘示的是根据本发明精神的另一个实施例,一个矽晶双极性接面电晶体的剖面图。第8图 绘示的是根据本发明精神的一个实施例,一个矽晶双极性接面电晶体的剖面图。第9图 绘示的是根据本发明精神的又一个实施例,一个矽晶双极性接面电晶体的剖面图。第10图 绘示的是根据本发明精神的一个实施例,一个矽晶双极性接面电晶体的剖面图。第11图 绘示的是根据本发明精神的另一个实施例,一个矽晶双极性接面电晶体的剖面图。第12A-12D图 绘示的是矽晶双极性接面电晶体的电路符号图。第13图 绘示的是根据本发明精神的一个静电放电防护电路实施例之电路图。第14图 绘示的是根据本发明精神的另一个静电放电防护电路实施例之电路图。第15图 绘示的是根据本发明精神的一个静电放电防护电路实施例之电路图。 |
