| 主权项 |
1.一种MFMOS单电晶体记忆装置,包括:一半导体基底;一位于该基底之上的氧化物层,该氧化物层具有至少10的介电常数;一位于该氧化物层之上的底电极;及一位于该底电极之上的铁电层。2.如申请专利范围第1项之装置,其中该氧化物层系选自下列群组中材料加以制造,包括ZrO2.HfO2.Y2O3.La2O3等及其混合物。3.如申请专利范围第2项之装置,其中该铁电层包括PGO。4.如申请专利范围第1项之装置,其中当该装置处于传导状态时,该装置的门槛电压大于0.0伏。5.如申请专利范围第1项之装置,其中当该装置处于非传导状态时,该装置的门槛电压大于该装置的操作电压。6.如申请专利范围第1项之装置,其中该氧化物层的厚度为3.5至15nm,该底电极的厚度为20至150nm。7.如申请专利范围第1项之装置,其中该装置定义2.0至3.2伏的记忆视窗。8.如申请专利范围第1项之装置,其中一障壁层位于该底电极及该氧化物层之间,其中该半导体基底包括P型矽,该氧化物层包括ZrO2,该障壁层包括钛,该底电极包括铱,该铁电层包括PGO,及其中一顶电极包括位于该铁电层之上的铂。9.一种MFMOS记忆装置,包括:一半导体基底;一位于该基底之上的氧化物层,其中该氧化物层系选自下列群组中材料加以制造,包括ZrO2.HfO2.Y2O3.La2O3等及其混合物;一位于该氧化物层之上的底电极;及一位于该底电极之上的铁电层。10.如申请专利范围第9项之装置,其中该氧化物层定义至少10的介电常数。11.如申请专利范围第9项之装置,其中该铁电层包括PGO。12.如申请专利范围第9项之装置,其中当该装置处于传导状态时,该装置的门槛电压大于0.0伏。13.如申请专利范围第9项之装置,其中当该装置处于非传导状态时,该装置的门槛电压大于该装置的操作电压。14.如申请专利范围第9项之装置,其中该装置的剩余极性(2Pr)为2.31至3.6C/cm2,其中该装置的高压场(2Ec)为28.4至32.8KV/cm。15.如申请专利范围第9项之装置,其中该装置定义至少3.0伏的记忆视窗。16.如申请专利范围第9项之装置,其中一障壁层位于该底电极及该氧化物层之间,其中该半导体基底包括P型矽,该氧化物层包括ZrO2,该障壁层包括钛,该底电极包括铱,该铁电层包括PGO,及其中一顶电极包括位于该铁电层之上的铂。17.一种制造MFMOS单电晶体记忆装置的方法,包括下列步骤:提供一半导体基底;在该基底之上沈积一氧化物层,该氧化物层包含选自下列群组中材料,包括ZrO2.HfO2.Y2O3.La2O3等及其混合物;在该氧化物层之上沈积一底电极;及在该底电极之上沈积一PGO薄膜。18.如申请专利范围第17项之方法,进一步包括在该氧化物层及该底电极层之间沈积一障壁层,并在该PGO薄膜上沈积一顶电极,其中该半导体基底包括P型矽,其中该障壁层包括钛,其中该底电极包括铱,及其中该顶电极包括铂。19.如申请专利范围第17项之方法,其中该氧化物层包含定义至少10之介电常数的材料。图式简单说明:图1是MFMOSFET装置图,显示当铁电材料的极性指向闸电极时,该装置的操作机制。图2是MFMOSFET装置图,显示当铁电材料的极性指向通道时,该装置的操作机制。图3描绘MFMOSFET装置的汲电流相对于闸电压的图形,其中处于「开启」状态的门槛电压(VT)低于0伏。图4描绘MFMOSFET装置的汲电流相对于闸电压的图形,其中处于「开启」状态的门槛电压(VT)高于0伏。图5描绘具4nm厚度ZrO2薄膜之PGOMFMOS装置的磁滞回路图形。图6描绘具4nm厚度ZrO2薄膜之PGOMFMOS装置的记忆视窗图形。图7描绘具10nm厚度ZrO2薄膜之PGOMFMOS装置的磁滞回路图形。图8描绘具10nm厚度ZrO2薄膜之PGOMFMOS装置的记忆视窗图形。图9描绘具15nm厚度ZrO2薄膜之PGOMFMOS装置的磁滞回路图形。图10描绘具15nm厚度ZrO2薄膜之PGOMFMOS装置的记忆视窗图形。图11描绘在不同温度下,沈积于Si晶圆上ZrO2薄膜X光型样的图形。图12描绘在不同温度下,沈积于Si晶圆上HfO2薄膜X光型样的图形。图13描绘具4nm厚度HfO2薄膜之PGOMFMOS装置的记忆视窗图形。图14为本发明的方法流程图。图15为藉本发明之方法制造的MFMOS装置图。 |
