| 主权项 |
1.一种同时拉出多条走线(trace)之方法,系透过电脑可执行之程式运算辅助使用者进行印刷电路板(PCB)之线路布局(Layout),可自一元件(component)同时拉出多条走线,该方法包含下列步骤:使用者选取一元件(component);提供一资讯列表于一使用者介面;使用者选择复数走线方向并输入一走线长度;及由该元件之复数接脚(pin)连接之矩形复数连接垫(pad)同时拉出垂直于该连接垫边缘之复数走线。2.如申请专利范围第1项所述之同时拉出多条走线(trace)之方法,其中该使用者选取一元件之步骤系置换为一判别使用者是否选取一元件之步骤,当答案为否时,即显示一错误讯息。3.如申请专利范围第1项所述之同时拉出多条走线(trace)之方法,其中该提供一资讯列表于一使用者介面之步骤更包含下列流程:以该元件之一参考名称获得一几何资料库中的复数接脚型态、复数几何名称及该单元之一封装模式;以该参考名称取得对应该接脚型态的一位置档中的复数接脚号码与复数接脚名称关系;组合出该接脚连接之该连接垫可拉出该走线之方向;及形成一资讯列表。4.如申请专利范围第1项所述之同时拉出多条走线(trace)之方法,其中该方法更包含一将该走线设为保护模式之最后步骤。5.如申请专利范围第1项所述之同时拉出多条走线(trace)之方法,其中该元件为一晶片(chip)。6.如申请专利范围第1项所述之同时拉出多条走线(trace)之方法,其中该方法于其提供该资讯列表于该使用者介面之步骤后,系在继续前述后续步骤之前先进行下列步骤:运算该元件之该接脚的中心点座标,于依该走线方向加上该走线长度后之一走线端点座标;及判别该走线端点座标是否落于该元件周围之至少一单元之一安全范围外。7.如申请专利范围第6项所述之同时拉出多条走线(trace)之方法,其中该判别步骤中当答案为「否」,即显示一错误讯息,并回到该使用者选择该走线方向并输入该走线长度之步骤。8.如申请专利范围第6项所述之同时拉出多条走线(trace)之方法,其中该单元系选自走线、贯孔(VIA)与元件之连接垫的群组组合。9.如申请专利范围第6项所述之同时拉出多条走线(trace)之方法,其中该安全范围系涵盖该单元本身,以及距离该单元一安全距离之范围。10.一种同时拉出多条走线(trace)之方法,系透过电脑可执行之程式运算辅助使用者进行印刷电路板(PCB)之线路布局(Layout),藉一功能键之触动,即可自一元件(component)同时拉出多条走线,该方法包含下列步骤:使用者选取该元件;以该元件之一参考名称获得一几何资料库(geometry)中的复数接脚(pin)型态、复数几何名称及该单元之一封装模式;以该参考名称(reference name)取得对应该接脚型态的一位置档(mapping file)中的复数接脚号码与复数接脚名称关系;组合出该接脚连接之矩形复数连接垫(pad)可拉出复数走线之复数走线方向,该走线方向与该连接垫边缘垂直;及以该接脚号码及其中心位置、该走线方向及相对应之该走线名称等四项参数,由该连接垫依该走线方向及预设之一走线长度拉出该走线。11.如申请专利范围第10项所述之同时拉出多条走线(trace)之方法,其中该使用者选取一元件之步骤系置换为一判别使用者是否选取一元件之步骤,当答案为否时,即显示一错误讯息。12.如申请专利范围第10项所述之同时拉出多条走线(trace)之方法,其中该方法更包含一将该走线设为保护模式之最后步骤。13.如申请专利范围第10项所述之同时拉出多条走线(trace)之方法,其中该元件为一晶片(chip)。图式简单说明:第1图系为本发明同时拉出多条走线之方法的第一较佳实施例之运作流程图;第2图系为本发明同时拉出多条走线之方法的第一较佳实施例中,提供一资讯列表于使用者介面的细部流程图;第3图系为本发明同时拉出多条走线之方法的第二较佳实施例之运作流程图;及第4图系为本发明同时拉出多条走线之方法的第二较佳实施例中,由此元件之所有接脚连接之每一连接垫拉出一段预设长度之走线的细部流程图。 |
