| 主权项 |
1.一种用于在快闪记忆体拭除操作期间降低带至带穿隧电流之系统(10a),其包含有:至少一个输入/输出记忆体区块(20),其划分成(N)个次区块,N为整数;一汲极帮浦(40),可操作之以在N个次区块内之相关拭除操作产生电源;和一拭除排序次系统(60),用于产生N个脉冲(50)以便分别致能在N个次区块内之每一个次区块拭除操作。2.如申请专利范围第1项之系统(10a),其中可操作拭除排序次系统(60)以便依序利用此N个脉冲(50)拭除各次区块,且其中亦可操作拭除排序次系统(60)使其在一特定数目的序列式拭除周期之后提供一个或多个拭除脉冲以便同时拭除多个次区块。3.如申请专利范围第2项之系统(10a),此拭除排序次系统(60)更包含有计数逻辑(240)以便致能决定何时同步拭除所有次区块的,且在此可操作此拭除排序次系统(60)使其依据脉冲的第一设定而依序拭除各次区块,依据各脉冲的第二设定再次依序拭除此N个次区块,且然后依据单脉冲而同时拭除所有N个次区块。4.如申请专利范围第2项之系统(10a),更可操作此拭除排序次系统(60)使其产生一全部旗标(340),表示已经产生特定数目之序列式拭除脉冲,以及进一步的拭除操作将对所有次区块同时进行。5.如申请专利范围第2项之系统(10a),更可操作此拭除排序次系统(60)使其产生一MAX I/O旗标(250),表示已经产生N个脉冲之特定序列式。6.如申请专利范围第1项之系统(10a),拭除排序次系统(60)更包含有:一拭除验证系统(210),其是在汲极帮浦禁能后才致能;一启动计时器(284),其功能为在汲极帮浦禁能后延迟拭除验证系统(210)之致能,其中该拭除验证系统(210)的功能为读取在至少一个的输入/出记忆体区块内之每一个记忆体单元,以便藉由评估是否与各记忆体单元相关之临界电压或电流是低于或高于特定临界电压値而判断是否每一个记忆体单元均已经正确地拭除,若此拭除验证系统(210)的功能其各单元低于特定临界电压値,则输出验证通过指示(320),若任何单元高于特定临界电压値,则输出验证失败指示(320)。7.一种用于在快闪记忆体拭除操作期间降低带至带穿隧电流之方法,其包含有下列步骤:将输入/输出记忆体区块划分成N个次区块(400),N为整数;为在N个次区块内之相关拭除操作产生电源(410);及产生N个脉冲(420)使其分别致能在N个次区块内之每一个的拭除操作,以降低由汲极帮浦(40)所提供之带至带穿隧电流。8.如申请专利范围第7项之方法,更包含有下列步骤的至少一个:依序拭除各个次区块(420,470);及在依序拭除各次区块之后同时拭除所有的次区块(480)。9.如申请专利范围第8项之方法,更包含有计数脉冲(470)以便决定何时同时拭除所有的次区块(470)。10.如申请专利范围第9项之方法,其中产生N个脉冲以便致能拭除操作包含有:依据N脉冲之第一设定依序拭除N个次区块(420,470);依据N脉冲之第二设定依序拭除N个次区块(420,470);及依据单脉冲而同时拭除所有N个次区块(480)。图式简单说明:第1a图系显示依据本发明之输入/输出拭除划分系统的方块示意图;第1b图系显示依据本发明之多位元记忆体单元的示意图;第1c图系显示依据本发明之单位元记忆体单元的示意图;第2a图系显示依据本发明之(N)区块拭除序列的方块图;第2b图系显示依据本发明之(N)区块矩阵拭除序列的方块图;第3a图系显示依据本发明之拭除排序系统之范例的方块示意图;第3b图系显示与依据本发明之拭除排序系统之范例的相关时序图;第3c图系显示依据本发明之输入/输出区块拭除序列之范例时序图;及第4图系显示依据本发明用于提供输入/输出划分方法的流程图。 |
