| 主权项 |
1.一种记忆体系统,包括: 记忆体,以M位元宽的区块逻辑地组织成多个具有2N 行的列,其中,N及M为正整数;及 记忆体介面,连接至该记忆体以接收指定记忆体区 块之位址并供应高达(N+1)区块的对应记忆体内容, 藉以将该位址供应给首N个该列,该记忆体介面包 括: 加法器,连接成接收该位址的第一部份及将该第一 部份加一,其中该位址的第一部份足以指明区块所 属的列;及 输入多工化电路,连接至次N个该行以接收位址、 该加法器的输出、及该位址的一部份,该位址的一 部份足以指明所指定的区块是否属于首N个该行, 因此,当指定的区块属次N个该行时,次N个该行会被 供予该位址,以及当指定的区块属于首N个该行时 会被供予该加法器的输出。2.如申请专利范围第1 项之记忆体系统,该记忆体介面又包括: 记忆体不致动电路,连接成接收该位址的第二部份 及回应地不致动(N-1)行,其中,该位址的第二部份足 以指明区块所属的行。3.如申请专利范围第2项之 记忆体系统,其中该记忆体系微处理器的嵌入式记 忆体。4.如申请专利范围第3项之记忆体系统,其中 该记忆体系一次式可程式记忆体。5.如申请专利 范围第1项之记忆体系统,该记忆体介面又包括: 输出多工化电路,连接成接收该位址的第二部份, 及接收2N行中的每一行输出之区块并供应(N+1)个输 出区块以回应该位址的第二部份。6.如申请专利 范围第1项之记忆体系统,其中,M等于8。7.如申请专 利范围第6项之记忆体系统,其中,N等于2n,n为正整 数。8.如申请专利范围第7项之记忆体系统,其中,n 等于2。9.一种微处理器,包括: 中央处理单元,具有包含三位元组指令之指令集; 及 记忆体,用于储存指令,其中该指令系被相邻地储 存;及 记忆体介面,用于从该记忆体供应指令给中央处理 单元,其中每一该指令系以单一取还操作供应。10. 如申请专利范围第9项之微处理器,其中该指令集 又包含二位元组指令及一位元组指令。11.如申请 专利范围第9项之微处理器,其中该记忆体系一次 式可程式记忆体。12.如申请专利范围第9项之微处 理器,其中该记忆体介面包括滙流排,在该滙流排 上,指令会从该记忆体供应至该中央处理单元,其 中该滙流排为三位元组宽。13.一种操作记忆体以 同时供应高达(N+1)M位元宽区块的资料之方法,其中 N及M为正整数,包括: 提供记忆体,该记忆体逻辑上组织成形成多个具有 2N行的列之M位元宽区块; 提供位址,指明该记忆区块之一; 决定该位址是否指定首N个该行中的区块; 假使该位址未指定首N个该行中的区块时,则供应 该位址给2N行,假使该位址指定首N个该行中的区块 时,则指定该位址给首N个该行以及供应足以指定 所指定的区块所属的列之该位址的一部份再加上 一给次N个该行;及 同时输出指定的区块及高达N个相邻的区块。14.如 申请专利范围第13项之方法,又包括: 使(N-1)个行不致动,以回应指定的区块所属之行。 15.如申请专利范围第14项之方法,又包括: 在提供指定记忆体区块之一的位址之前,程式化该 记忆体。16.如申请专利范围第13项之方法,其中,M 等于八。17.如申请专利范围第16项之方法,其中,N 等于2n,其中n为正整数。18.如申请专利范围第17项 之方法,其中,n等于二。19.一种操作记忆体以同时 供应高达(N+1)M位元宽区块的资料之方法,其中N及M 为正整数,包括: 提供记忆体,该记忆体逻辑上组织成形成多个具有 2N行的列之M位元宽区块; 提供位址,指明该记忆区块之一; 决定该位址是否指定首N个该行中的区块; 同时供应高达(N+1)区块之资料,其中,假使所指定的 区块在首N个该行中,则该复数个区块形成多个列, 假使所指定的区不在首N个该行中,则该复数个区 块形成单一列。20.如申请专利范围第19项之方法, 又包括: 使(N-1)个行不致动,以回应指定的区块所属之行。 21.如申请专利范围第20项之方法,又包括: 在提供指定记忆体区块之一的位址之前,程式化该 记忆体。22.如申请专利范围第19项之方法,其中,M 等于八。23.如申请专利范围第22项之方法,其中,N 等于2n,其中n为正整数。24.如申请专利范围第23项 之方法,其中,n等于二。25.一种操作微处理器之方 法,该微处理器包括具有包含N位元组指令的指令 集之中央处理单元、用于储存指令之记忆体、及 用于从记忆体供应指令给中央处理单元之记忆体 介面,其中,N为大于一的整数,该方法包括: 将该记忆体逻辑地组织成具有M行的列,其中M系大 于一的整数,及其中N与M系互为质数; 将指令集程式化至记忆体中,其中,指令系相邻地 储存于记忆体中;及 操作介面,藉以使每一指令能够在单一取还操作中 从记忆体供应至中央处理单元。26.如申请专利范 围第25项之方法,其中N系等于三及M系等于四。27. 如申请专利范围第26项之方法,其中,该指令集又包 含二位元组指令及一位元组指令。28.如申请专利 范围第26项之方法,其中,该记忆体介面包括滙流排 ,在该滙流排上,指令会从该记忆体供应至中央处 理单元及其中该滙流排系三位元组宽。29.如申请 专利范围第25项之方法,其中,该记忆体系微处理器 的嵌入式记忆体。30.如申请专利范围第29项之方 法,其中,该记忆体系一次式可程式记忆体。图式 简单说明: 图1系举例说明的实施例之时序图。 图2系显示逻辑位址与记忆体位置之间的关系。 图3系显示记忆体储存之虚拟位元图。 图4系记忆体实施之举例说明的实施例之方块图。 图5系表格,显示RMAL位址与记忆体位置的关系。 |
