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Die Erfindung betrifft ein Verfahren zum Testen eines Halbleiterspeichers (10) mit mehreren Speicherbänken (A, B, C, D), bei dem testweise Informationen (0; 1) in Speicheradressen (adr1, adr2, adr3, adr4) geschrieben und/oder aus den Speicheradressen (adr1, adr2, adr3, adr4) ausgelesen werden. Erfindungsgemäß wird ein Verfahren bereitgestellt, das ein speicherbankparalleles Ansteuern dieser Speicheradressen mit einem Interleaved-Modus, der in Bezug auf disjunkte Teilbereiche (A1, A2, A3, A4; B1, ..., D4) der Speicherbänke (A; B; C; D) durchgeführt wird, miteinander verknüpft. Dadurch wird die zum Testen des Halbleiterspeichers (10) benötigte Testzeit verkürzt.
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