| 主权项 |
1.一种操作记忆体装置中之感测放大器的方法,此 记忆体装置具有一记忆体储存格阵列组织成为复 数个N位元资料且有N个感测放大器,其中该记忆体 装置对每个时脉信号时间输出一位元,其中各感测 放大器包括一差动放大器级,一参考电压级及一资 料闩锁,该方法包含下列步骤: (i)产生一具有第一及第二逻辑阶之致能脉波; (ii)响应致能脉波为第一逻辑阶,致能差动放大器 级及参考电压级之一; (iii)于致能该级之一之后,致能该级之另一者;及 (iv)于子步骤(ii)后,清除该资料闩锁并耦合该资料 闩锁至该差动放大器级的输出; 藉此各该感测放大器对于由阶段激活的暂态信号 较为不敏感。2.如申请专利范围第1项之方法,其中 ,该产生该致能脉波之步骤包括和时脉信号同步以 于每N个时脉产生该致能脉波。3.如申请专利范围 第1项之方法,其中,该产生致能脉波之步骤包括:(A) 将该时脉信号频率除以N;及(B)将被除后的时脉延 迟一段足够解码一个N位元资料之记忆体位址的一 段时间。4.如申请专利范围第1项之方法,其中包括 : 改变该致能脉波成为第二逻辑阶;及 响应致能脉波系于第二逻辑阶,闩锁差动放大器级 的输出; 于闩锁输出后,去能差动放大器级及参考电压级之 一;及 于去能该级之一后,去能该级之另一者。5.如申请 专利范围第4项之方法,其中,该改变致能脉波之步 骤包括于产生致能脉波之后及于改变致能脉波之 前延迟一段预定时间;该段预定时间系足够读取一 记忆体储存格。6.如申请专利范围第5项之方法,其 中,该产生致能脉波之步骤包括与该时脉信号同步 而每N个时脉信号产生该致能脉波。7.如申请专利 范围第6项之方法,其中,该差动放大器级系于致能 该参考电压级之前致能,而于去能参考电压级之前 去能。8.如申请专利范围第4项之方法,其中,该产 生致能脉波之步骤包括:(A)将该时脉信号频率除以 N;及(B)将被除后的时脉延迟一段足够解码一个N位 元资料之记忆体位址的一段时间。9.一种用于一 记忆体装置中之资料感测电路,其具有复数记忆体 储存格组织成为N位元资料,其中该资料感测电路 感测一被存取记忆体位置的N个位元,及其中该记 忆体装置系以每一时脉信号期间一个位元之速率 输出位元流;该资料感测电路包含: 复数个感测放大器; 脉波装置用于每N个时脉信号周期产生一控制脉波 ,该控制脉波经历时间-t系于第一逻辑阶而于所 有其他时间系于第二逻辑阶;及 控制装置,其系耦合至脉波装置及耦合至感测放大 器,用于当控制脉波系于第一逻辑阶时致能感测放 大器及于控制信号系于第二逻辑阶时去能感测放 大器。10.如申请专利范围第9项之资料感测电路, 其中,各感测放大器包括一差动放大器级及一参考 电压级,该控制装置可于致能参考电压之前有效致 能差动放大器,及于去能参考电压之前有效去能差 动放大器。11.如申请专利范围第10项之资料感测 电路,其中,各感测放大器又包括一资料闩锁及耦 合装置用于电性耦合资料闩销至差动放大器的输 出,该控制装置又可有效用于致能差动放大器及参 考电压后致能耦合装置,及于去能差动放大器及参 考电压之前去能耦合装置。12.如申请专利范围第9 项之资料感测电路,其中,-t为足够读取一记忆体 储存格的时间量。13.如申请专利范围第9项之资料 感测电路,其中,该脉波装置包括延迟控制脉波经 历足够解码一记忆体位址之一段时间之装置。14. 如申请专利范围第13项之资料感测电路,其中,-t 为足够读取一记忆体储存格的时间量;藉此感测放 大器仅致能经历读取一记忆体储存格所需时间。 15.如申请专利范围第9项之资料感测电路,其中,复 数感测放大器系等于N。16.一种用于一记忆体装置 中之感测放大器,其具有一记忆体储存格阵列组织 成为复数个N位元资料且具有N个此种感测放大器 用于同时读取一个被存取记忆体位置之N个位元, 其中该记忆体装置对各时脉信号周期时间输出一 位元,该感测放大器包括: 一差动放大器级,包括一输入被耦合而感测记忆体 储存格状态; 一参考电压级,被耦合而提供参考电压给差动放大 器级; 一资料闩锁,可保有被感测的记忆体储存格状态; 计时装置,用于每N个时脉信号周期产生一个控制 脉波,该控制脉波具有足够允许读取一个存取记忆 体储存格之脉波宽度; 一第一电路,可于无控制脉波存在下电性耦合资料 闩锁至差动放大器级的输出,及于有控制脉波存在 下解除该资料闩锁的电性耦合; 一第二电路可于控制脉波存在下致能差动放大器 级,及于不存在有控制脉波情况下去能差动放大器 级;及 一第三电路可于控制脉波存在下致能参考电压级, 及于不存在有控制脉波情况下去能参考电压级。 17.如申请专利范围第16项之感测放大器,其中,该计 时装置包括延迟装置,用于延迟控制脉波的起点达 时间-t,-t为足够解码一记忆体位址的一段时 间。18.如申请专利范围第16项之感测放大器,其中 又包括一延迟装置用于施加控制脉波至第三电路 之前用于施加控制脉波至第二电路。19.如申请专 利范围第18项之感测放大器,其中,该延迟装置进一 步包括于施加控制脉波至第三电路之后施加控制 脉波至第一电路之装置。20.如申请专利范围第16 项之感测放大器,其中,该延迟装置包括: 一第一反相器,其具有一输出用接收控制脉波及一 输出耦合至第二电路; 一第二反相器,其系串联耦合至第一反相器且具有 一输出耦合至第三电路; 一延迟电路,其系串联耦合至第二反相器;及 一NAND闸,其具有第一输入耦合以接收延迟电路的 输出,及具有一第二输入其系耦合以接收控制脉波 ,该NAND间之输出耦合至第一电路。图式简单说明: 图1为根据本发明之记忆体装置之系统方块图。 图2A-2C及3示例说明本发明之资料快取电路。 图4为方块图显示本发明之记忆体阵列。 图5为根据本发明之感测放大器之示意图。 图6为时序图显示本发明之感测放大器之作业。 图7示例说明与感测放大器合并使用之延迟电路。 图8为参与本发明之作业的主要信号之时序图。 |
