| 摘要 |
本发明提供一种半导体积体电路装置，可以降低将箝位电路堆叠两层时的阻抗。在高电位侧电源(VDD)与低电位侧电源(VSS)间配设，分别用以将非所希望位准的电压加以箝位的第1箝位电路(10)，及纵方向堆叠其上的第2箝位电路(20)，纵方向堆叠第1箝位电路(10)与第2箝位电路(20)而形成的中间节点(100)，则结合在内部电路用电源(VDDi)。因原来配设在内部电路的电容器与第1箝位电路配置成并联状态，因此，由于有此电容器的存在，阻抗降低，流动于晶片内的过电流造成的电位差变小。藉此，可以使流动于晶片内的过电流造成的电位差变小，允许更大的过电流，以提高静电耐压。 |
