半导体记忆装置

摘要

本发明揭示了一种半导体记忆装置，具有一种不受用之线路数目限制的多层内连线架构。在该半导体记忆装置所具有的多层内连线架构中，延伸于Y方向上之行选择线系与延伸于X方向上之主字元线排列在不同的层中。该包括行选择线之层系配置在该包括主字元线之层下方。该架构中，在与X方向交叉之次字元驱动器区内，该主字元线系排列在一顶层中、且该次字元选择线系排列在较该顶层为低的层中。该较低层包括了一岛状图案。根据此种内连线架构，该岛状物之数目将可被降低。结果，复数条电源线便可排列在次字元驱动区内的相邻主字元线之间。