| 主权项 |
1.一种在具有复数个电子装置与复数个沈积层之一半导体积体电路中之结构,其包括:一焊垫,至少包含彼此整合在一起的一第一互连层与一第二互连层;以及与该焊垫整合在一起的至少一栓,该至少一栓系垂直地至少贯穿位于该焊垫之下的该半导体装置的一或多层沈积层,其中该结构提供该等复数个沈积层间改良的接着力以及该焊垫上的物理应力有较佳的分布。2.如申请专利范围第1项之结构,其中该至少一栓系导电性者。3.如申请专利范围第2项之结构,其中该至少一栓系由金属所制成。4.如申请专利范围第3项之结构,其中该金属系选从由钨、铝、铜及镍所组成群组。5.如申请专利范围第1项之结构,其中形成一网目图样的复数个栓系与该焊垫整合在一起。6.一种在具有复数个电子装置与复数个沈积层之一半导体积体电路中之结构,其包括:一焊垫,至少包含整合在一起的一第一互连层与一第二互连层;与该焊垫整合在一起的至少一栓,该至少一栓系垂直地贯穿该半导体装置的一或多层沈积层;以及与该至少一栓整合在一起的一虚设图样,其中该结构提供该等复数个沈积层间改良的接着力以及该焊垫上的物理应力有较佳的分布。7.如申请专利范围第6项之结构,其中该至少一栓系导电性者。8.如申请专利范围第7项之结构,其中该至少一栓系由金属所制成。9.如申请专利范围第8项之结构,其中该金属系选从由钨、铝、铜及镍所组成群组。10.如申请专利范围第6项之结构,其中形成一网目图样的复数个栓系与该焊垫整合在一起。11.一种在具有复数个电子装置与复数个沈积层之一半导体积体电路中之结构,其包括:一焊垫,至少包含整合在一起的一第一互连层与一第二互连层;与该焊垫整合在一起的至少一栓,该至少一栓系垂直地贯穿该半导体装置的一或多层沈积层;以及与该至少一栓整合在一起的一升高的虚设图样,该升高的虚设图样之高度等于该复数个电气装置中至少一电气装置的高度,其中该结构提供该复数个沈积层间改良的接着力以及该焊垫上的物理应力有较佳的分布。12.如申请专利范围第11项之结构,其中该至少一栓系导电性者。13.如申请专利范围第11项之结构,其中该至少一栓系由金属所制成。14.如申请专利范围第13项之结构,其中该金属系选从由钨、铝、铜及镍所组成群组。15.如申请专利范围第11项之结构,其中形成一网目图样的复数个栓系与该焊垫整合在一起。16.如申请专利范围第11项之结构,其中该升高的虚设图样为一升高的黏合层,其可由选自由金属、金属氮化物、矽化物、多晶矽及氮化矽所组成群组之材料所构成。17.如申请专利范围第11项之结构,其中该至少一电气装置为一电容器。18.如申请专利范围第17项之结构,其中该至少一电容器之高度系介于约1至约3微米之间。19.如申请专利范围第11项之结构,其中该升高的虚设层至少包括一电容器结构。20.一种形成一焊垫结构用以在具有复数个电气元件与复数个导电层之一积体电路中焊接沈积层之方法,其步骤包括:A.在该积体电路的焊垫区中形成一蚀刻停止图样;B.于该蚀刻停止图样之上形成一层间介电质;C.于该蚀刻停止图样之上的层间介电质中至少形成一接点孔;D.沈积一导电材料以至少填满该一接点孔;E.移除该层间介电质上方的导电材料;F.于该接点孔上方形成一第一互连层图样;G.沈积一金属间介电层;H.在该第一互连层图样上方的该金属间介电层中形成复数个通道孔;I.在该复数个通道孔中及其上方形成一第二互连层图样以形成该焊垫;J.于该第二互连层图样上方沈积一钝化层;以及K.将该焊垫区域上方该钝化层部分移除,以暴露出该焊垫。21.如申请专利范围第20项之方法,其中在形成该至少一接点孔之前,该层间介电质被平坦化。22.如申请专利范围第20项之方法,其中在步骤I之前,先以一导电材料填满该等复数个通道孔,使该第二互连层图样形成于该复数个通道孔之上方。23.一种形成一焊垫结构用以在具有复数个电气元件与复数个导电层之一积体电路中焊接沈积层之方法,其步骤包括:A.在该积体电路之一焊垫区域中形成一沟渠;B.于该沟渠上方沈积一层间介电质;C.在该沟渠上方之层间介电质中形成一凹陷区域;D.在该凹陷区域上方形成一虚设图样;E.于该虚设图样上方沈积另一层间介电质;F.于该虚设图样上方之层间介电质中至少形成一栓;G.于该至少一栓上方形成一第一互连层图样;H.沈积一金属间介电层;I.在该第一互连层图样上方的该金属间介电层中形成复数个通道孔;J.在该复数个通道孔中及其上方形成一第二互连层图样以形成该焊垫;K.于该第二互连层图样上方沈积一钝化层;以及L.将该焊垫区域上方该钝化层部分移除,以暴露出该焊垫。24.如申请专利范围第23项之方法,其中该虚设图样系藉形成复数个虚设层所形成。25.如申请专利范围第24项之方法,其中该虚设图样系藉形成三个虚设层所形成。26.如申请专利范围第23项之方法,其中该沟渠系与该积体电路内一单元区中之接点孔同时形成。27.如申请专利范围第23项之方法,其中该虚设图样系与至少一电气元件同时形成。图式简单说明:图1显示习知的半导体记忆装置之断面图。图2显示根据本发明之第一项具体实施例的焊垫结构。图3显示根据本发明之第二项具体实施例的焊垫结构。图4-1至4-18系一焊垫结构的断面图,显示图2与图3中焊垫的制造方法之步骤,其中区域A2'与A2"系构成并显示本发明之替代性具体实施例。图5显示根据本发明之第三项具体实施例的焊垫结构。图6显示根据本发明之第四项具体实施例的焊垫结构。 |
