| 主权项 |
1.一种可节省面积之非挥发性记忆体解码装置,其主要构造系包含有:复数个记忆体单元阵列,作为资料储存之核心区域;一第一传输闸电路,连接于该记忆体单元阵列之一侧;一第一解码电路,连接于该第一传输闸电路;一第二传输闸电路,连接于该记忆体单元阵列相对于第一传输闸电路之一侧;一第二解码电路,连接于该第二传输闸电路;一第三解码电路,连接于该记忆体单元阵列相邻于第一传输闸电路之其中一侧;及复数条输入位址线,分别连接至第一解码电路、第二解码电路、及第三解码电路;当讯号由输入位址线分别输入各解码电路解码后,可藉由该第一传输闸电路及该第二传输闸电路的作用而使记忆体中每列资料之编码为依位址线所产生自然数之自然顺序者。2.如申请专利范围第1项所述之解码装置,其中该复数条输入位址线系可区分为第一输入位址电路、第二输入位址线、及第三输入位址电路,分别将讯号输路对应之第一解码电路、及第三输入位址线,分别将讯号输入对应之第一解码电路、第二解码电路、及第三解码电路。3.如申请专利范围第1项所述之解码装置,其中该第一解码电路包含有复数个电晶体、复数个反相器及复数个预充电电晶体,其中该复数个电晶体之连结系可选择为以一电晶体之汲极连接复数个电晶体之源极及一个电晶体之汲极连接复数个电晶体之源极之其中之一种方式而形成一树形架构;第一输入位址电路与该树形架构间设有复数个反相器,使各输入位址线可经由反相器而连接至所对应电晶体之闸极;该树形架构末端之复数个电晶体各连接有一反相器而形成复数条输出字元线;该复数个预充电电晶体则连接于电源与树形架构末端之电晶体间。4.如申请专利范围第3项所述之解码装置,其中该电晶体系为NMOS。5.如申请专利范围第3项所述之解码装置,其中该预充电电晶体系为PMOS。6.如申请专利范围第3项所述之解码装置,其中该第2解码电路包含有复数个电晶体、复数个反相器及一预充电电晶体,其中包含有复数个电晶体之源极连接第二传输闸电路,汲极并联连接至一反相器而可输出讯号;该复数个电晶体与第二输入位址电路之间设有复数个反相器,使输入位址线可经由反相器连接至电晶体之闸极;预充电电晶体设于该复数个电晶体之汲极与一电源之间,而其闸极则连接至一时脉产生器。7.如申请专利范围第6项所述之解码装置,其中该电晶体系为NMOS。8.如申请专利范围第6项所述之解码装置,其中该预充电电晶体系为PMOS。9.如申请专利范围第1项所述之解码装置,其中该第三解码电路包含有复数个电晶体、复数个反相器及复数个预充电电晶体,其中该复数个电晶体之连结系可选择为以一电晶体之汲极连接复数个电晶体之源极及一个电晶体之汲极连接复数个电晶体之源极之其中之一种方式而形成一树形架构;第一输入位址电路与该树形架构间设有复数个反相器,使各输入位址线可经由反相器而连接至所对应电晶体之闸极;该树形架构末端之复数个电晶体各连接有一反相器而形成复数条输出字元线;该复数个预充电电晶体则连接于电源与树形架构末端之电晶体间。10.如申请专利范围第9项所述之解码装置,其中该电晶体系为NMOS。11.如申请专利范围第9项所述之解码装置,其中该预充电电晶体系为PMOS。12.如申请专利范围第1项所述之解码装置,其中该第一传输闸电路包含有复数个电晶体,该复数个电晶体之源极并联接地,汲极连接至记忆体单元阵列,而闸极则与第一解码电路相连接。13.如申请专利范围第12项所述之解码装置,其中该电路系为NMOS。14.如申请专利范围第1项所述之解码装置,其中该第二传输闸电路包含有复数个电晶体,该复数个电晶体之源极连接至记忆体单元阵列,汲极连接至第二解码电路,而闸极则连接至第一解码电路。15.如申请专利范围第14项所述之解码装置,其中该电晶体系为NMOS。16.如申请专利范围第1项所述之解码装置,其中该第二输入位址电路系包含有一条输入位址线。17.如申请专利范围第1项所述之解码装置,其中该记忆体单元系可选择为唯读记忆体(ROM)、快闪记忆体(FLASH)、及非挥发性记忆装置(non-volatile memory)之其中之一者。18.一种可节省面积之解码电路,其主要构造系包含有复数个电晶体、复数个反相器及复数个预充电电晶体,其中该复数个电晶体之连结系可选择为以一电晶体之汲极连接复数个电晶体之汲极及一个电晶体之汲极连接复数个电晶体之源极之其中之一种方式而形成一树形架构;该树形架构与外部之输入位址线间设有复数个反相器,使各输入位址线可经由反相器而连接至所对应电晶体之闸极;该树形架构末端之复数个电晶体各连接有一反相器而形成复数条输出字元线;该复数个预充电电晶体则连接于电源与树形架构末端之层晶体间。19.如申请专利范围第18项所述之解码装置,其中该电晶体系为NMOS。20.如申请专利范围第18项所述之解码装置,其中该预充电电晶体系为PMOS。图式简单说明:第1图:系习用记忆体解码器之电路图;第2图:系习用P型植入解码器之电路图;第3图:系本发明一较佳实施例解码装置之方块示意图;第4图:系本发明解码电路之树形架构电路图;第5图:系如第3图所示实施例第一解码电路之电路图;及第6图:系如第3图所示实施例解码装置之电路图。 |
