| 主权项 |
1.一种用于一个自动化的配置与绕线(P&R)工具以在一个积体电路(IC)的半导体基板之一个受限的区域之上设计一个布局之方法,该IC系藉由一个第一电路描述而被叙述为被组织成一个阶层的电路模组之互连的元件,其中该些元件系构成受到信号路径的延迟限制之信号路径,其中该P&R工具系包含一个内含该IC的每个元件之叙述的元件库,并且其中该第一电路描述系藉由参考至每个元件在该元件库中的叙述来识别每个元件,该方法系包括步骤有:a.修改该第一电路描述以产生一个第二电路描述,该第二电路描述也描述该IC为被组织成一个阶层的电路模组之互连的元件,其中尽管该第一电路描述系叙述该IC的一个部分为藉由一个群组的元件所做成的,该第二电路描述系叙述该IC相同的部分为藉由一个单一元件所做成的;b.以一种偏向于在该半导体基板中设置最紧密互连的元件为最靠近彼此的方式,根据内含在该元件库中的元件叙述来产生藉由该第二电路描述所叙述的IC之一个试验的布局;并且c.根据构成该些电路模组的元件在该试验的布局之内的位置来产生个别地包含藉由该第二电路描述所叙述的IC之电路模组所需的半导体基板之区域的估计。2.根据申请专利范围第1项之方法,其中步骤a系包括子步骤有:a1.处理该第一电路描述以识别由落在一个预定的第一范围之内的一个元件数目所构成之电路模组;并且a2.修改该第一电路描述以产生该第二电路描述,其中尽管该第一电路描述系叙述该IC的该部分为藉由内含在步骤a1中所识别的电路模组中之一电路模组之内的元件群组所做成的,该第二电路描述系叙述该IC之相同的部分为藉由该单一元件所做成的。3.根据申请专利范围第2项之方法,其中步骤a2系包括子步骤有:a21.处理该第一电路描述以产生该IC内含在步骤a1中所识别的电路模组中之元件的一个第一计数,并且产生该IC在步骤a1中所识别的电路模组之外的元件之一个第二计数;a22.根据该第一以及第二计数,对于每个群组计算元件的一个第一目标数目,其将会减少藉由该第一电路描述所叙述的IC中之元件总数至藉由该第二电路描述所叙述的IC中之元件的一个第二目标数目;并且a23.以一种偏向于在该第二电路描述识别为一个单一元件之每个群组中包含该第一目标数目的元件之方式来修改该第一电路描述以产生该第二电路描述,使得内含在藉由该第二电路描述所界定的IC中之元件总数接近该第二目标数目。4.根据申请专利范围第2项之方法,其中步骤a系更包括子步骤有:a3.改变该元件库以包含该单一元件的叙述,其中该第二电路描述系藉由参考至该单一元件在该元件库中的叙述来识别该单一元件。5.根据申请专利范围第1项之方法,其更包括步骤有:d.处理该修改后的电路描述以产生复数个分区的电路描述,每个分区的电路描述系对应于并且描述该IC之一个别的分区,每个分区系包含一个别的组之IC的电路模组。6.根据申请专利范围第5项之方法,其更包括步骤有:e.产生一个分区计划,其系个别地分配一个具有根据在步骤c所产生的个别地包含内含在每个分区中的电路模组所需之半导体基板的区域之估计而决定之大小的半导体基板区域给该IC的每个分区。7.根据申请专利范围第6项之方法,其更包括步骤有:f.对于每条受到一个时序限制的信号路径,分析该试验的布局以及该第二电路描述以产生通过该信号路径存在于每个分区之内的每个部分之信号路径延迟的估计;并且g.产生一个时序预算,其系成比例于在步骤f所估计的信号路径部分之信号路径延迟,来分配该时序限制之一个别的部分给存在于每个分区之内的每个信号路径部分。8.根据申请专利范围第7项之方法,其更包括步骤有:h.个别地处理该些分区的电路描述以产生个别的分区布局用于其对应的部分之电路模组,其中个别的元件之布局系根据内含在该元件库中的元件之叙述来决定之,其中该分区计划所分配给每个分区的半导体基板区域以及该时序预算所分配给每条受到该时序限制的信号路径之每个部分的每个时序限制的部分系当作在每个分区布局之内的元件配置上之限制。9.根据申请专利范围第8项之方法,其更包括步骤有:i.结合在步骤h所产生的分区布局来产生该整个IC之一个最上层的布局。10.根据申请专利范围第9项之方法,其中至少一条受到一个时序限制的信号路径之一部分系位在所有的分区之外,其中该时序预算系包含一项分配为该信号路径的时序限制之一部分给该信号路径的该部分,并且其中该项分配系当作在步骤i所产生的最上层的布局上之一项限制。11.根据申请专利范围第8项之方法,其中步骤a系包括子步骤有:a1.处理该第一电路描述以识别由落在一个预定的第一范围之内的一个元件数目所构成之电路模组;并且a2.修改该第一电路描述以产生该第二电路描述,其中尽管该第一电路描述系叙述该IC的该部分为藉由内含在步骤a1中所识别的电路模组中之一电路模组之内的元件群组所做成的,该第二电路描述系叙述该IC之相同的部分为藉由该单一元件所做成的。12.根据申请专利范围第11项之方法,其中步骤a系更包括子步骤有:a3.改变该元件库以包含该单一元件的叙述,其中该第二电路描述系藉由参考至该单一元件在该元件库中的叙述来识别该单一元件。13.根据申请专利范围第12项之方法,其中步骤a2系包括子步骤有:a21.处理该第一电路描述以产生该IC内含在步骤a1中所识别的电路模组中之元件的一个第一计数,并且产生该IC在步骤a1中所识别的电路模组之外的元件之一个第二计数;a22.根据该第一以及第二计数,对于每个群组计算元件的一个第一目标数目,其将会减少藉由该第一电路描述所叙述的IC中之元件总数至藉由该第二电路描述所叙述的IC中之元件的一个第二目标数目;并且a23.以一种偏向于在该第二电路描述识别为一个单一元件之每个群组中包含该第一目标数目的元件之方式来修改该第一电路描述以产生该第二电路描述,使得内含在藉由该第二电路描述所界定的IC中之元件总数接近该第二目标数目。14.一种用于一个自动化的配置与绕线(P&R)工具以转换一个描述一积体电路(IC)的第一电路描述成为一个描述相同的IC之第二电路描述的方法,其中该第一以及第二电路描述系分别描述该IC为被组织成一个阶层的电路模组之互连的元件,其中该P&R工具系包含一个元件库,该元件库系包含藉由该第一电路描述所叙述的IC之每个元件的叙述,并且其中该第一电路描述系藉由参考至每个元件在该元件库中的叙述来识别该IC的每个元件,该方法系包括步骤有:a.处理该第一电路描述以识别由落在一个预定的第一范围之内的一个元件数目所构成之电路模组;并且b.修改该第一电路描述以产生该第二电路描述,其中尽管该第一电路描述系叙述该IC的一个部分为藉由内含在步骤a中所识别的电路模组中之一电路模组之内的元件群组所做成的,该第二电路描述系叙述该IC之相同的部分为藉由一个单一元件所做成的。15.根据申请专利范围第14项之方法,其中步骤b系包括子步骤有:b1.处理该第一电路描述以产生该IC内含在步骤a中所识别的电路模组中之元件的一个第一计数,并且产生该IC在步骤a中所识别的电路模组之外的元件之一个第二计数;b2.根据该第一以及第二计数,对于每个群组计算元件的一个第一目标数目,其将会减少藉由该第一电路描述所叙述的IC中之元件总数至藉由该第二电路描述所叙述的IC中之元件的一个第二目标数目;并且b3.以一种偏向于在该第二电路描述识别为一个单一元件之每个群组中包含该第一目标数目的元件之方式来修改该第一电路描述以产生该第二电路描述,使得内含在藉由该第二电路描述所界定的IC中之元件总数接近该第二目标数目。16.根据申请专利范围第14项之方法,其更包括子步骤有:c.改变该元件库以包含该单一元件的叙述,其中该第二电路描述系藉由参考至该单一元件在该元件库中的叙述来识别该单一元件。17.一种电脑可读取之媒体,其系包含程式指令用于转换一个执行该些程式指令的电脑成为一个自动化的配置与绕线(P&R)工具,该工具系用于在一个积体电路(IC)的半导体基板之一个受限的区域之上设计一个布局,该IC系藉由一个第一电路描述而被叙述为被组织成一个阶层的电路模组之互连的元件,其中该些元件系构成受到信号路径的延迟限制之信号路径,其中该P&R工具系包含一个内含该IC的每个元件之叙述的元件库,并且其中该第一电路描述系藉由参考至每个元件在该元件库中的叙述来识别每个元件,该电脑可读取之媒体系包括:第一程式指令用于修改该第一电路描述以产生一个第二电路描述,该第二电路描述也描述该IC为被组织成一个阶层的电路模组之互连的元件,其中尽管该第一电路描述系叙述该IC的一个部分为藉由一个群组的元件所做成的,该第二电路描述系叙述该IC相同的部分为藉由一个单一元件所做成的;第二程式指令用于以一种偏向于在该半导体基板中设置最紧密互连的元件为最靠近彼此的方式,根据内含在该元件库中的元件叙述来产生藉由该第二电路描述所叙述的IC之一个试验的布局;以及第三程式指令用于根据构成该些电路模组的元件在该试验的布局之内的位置来产生个别地包含藉由该第二电路描述所叙述的IC之电路模组所需的半导体基板之区域的估计。18.根据申请专利范围第17项之电脑可读取之媒体,其中该第一程式指令系包括:第四程式指令用于处理该第一电路描述以识别由落在一个预定的第一范围之内的一个元件数目所构成之电路模组;以及第五程式指令用于修改该第一电路描述以产生该第二电路描述,其中尽管该第一电路描述系叙述该IC的该部分为藉由内含在该些所识别的电路模组中之一电路模组之内的元件群组所做成的,该第二电路描述系叙述该IC之相同的部分为藉由该单一元件所做成的。19.根据申请专利范围第18项之电脑可读取之媒体,其中该第五程式指令系包括:程式指令用于处理该第一电路描述以产生该IC内含在该些所识别的电路模组中之元件的一个第一计数,并且产生该IC在该些所识别的电路模组之外的元件之一个第二计数;程式指令用于根据该第一以及第二计数,对于每个群组计算元件的一个第一目标数目,其将会减少藉由该第一电路描述所叙述的IC中之元件总数至藉由该第二电路描述所叙述的IC中之元件的一个第二目标数目;以及程式指令用于以一种偏向于在该第二电路描述识别为一个单一元件之每个群组中包含该第一目标数目的元件之方式来修改该第一电路描述以产生该第二电路描述,使得内含在藉由该第二电路描述所界定的IC中之元件总数接近该第二目标数目。20.根据申请专利范围第18项之电脑可读取之媒体,其中该第一程式指令系更包括:程式指令用于改变该元件库以包含该单一元件的叙述,其中该第二电路描述系藉由参考至该单一元件在该元件库中的叙述来识别该单一元件。21.根据申请专利范围第17项之电脑可读取之媒体,其更包括:程式指令用于处理该修改后的电路描述以产生复数个分区的电路描述,每个分区的电路描述系对应于并且描述该IC之一个别的分区,每个分区系包含一个别的组之IC的电路模组。22.根据申请专利范围第21项之电脑可读取之媒体,其更包括:程式指令用于产生一个分区计划,其系个别地分配一个具有根据个别地包含内含在每个分区中的电路模组所需之半导体基板的区域之所产生的估计而决定之大小的半导体基板区域给该IC的每个分区。23.根据申请专利范围第22项之电脑可读取之媒体,其更包括:程式指令用于对于每条受到一个时序限制的信号路径,分析该试验的布局以及该第二电路描述以产生通过该信号路径存在于每个分区之内的每个部分之信号路径延迟的估计;以及程式指令用于产生一个时序预算,其系成比例于信号路径部分之所估计的信号路径延迟,来分配该时序限制之一个别的部分给存在于每个分区之内的每个信号路径部分。24.根据申请专利范围第23项之电脑可读取之媒体,其更包括:程式指令用于个别地处理该些分区的电路描述以产生个别的分区布局用于其对应的部分之电路模组,其中个别的元件之布局系根据内含在该元件库中的元件之叙述来决定之,其中该分区计划所分配给每个分区的半导体基板区域以及该时序预算所分配给每条受到该时序限制的信号路径之每个部分的每个时序限制的部分系当作在每个分区布局之内的元件配置上之限制。25.根据申请专利范围第24项之电脑可读取之媒体,其更包括:程式指令用于结合该些分区布局来产生该整个IC之一个最上层的布局。26.根据申请专利范围第25项之电脑可读取之媒体,其中至少一条受到一个时序限制的信号路径之一部分系位在所有的分区之外,其中该时序预算系包含一项分配为该信号路径的时序限制之一部分给该信号路径的该部分,并且其中该分配系当作在该最上层的布局上之一项限制。27.根据申请专利范围第24项之电脑可读取之媒体,其中该第一程式指令系包括:程式指令用于处理该第一电路描述以识别由落在一个预定的第一范围之内的一个元件数目所构成之电路模组;以及程式指令用于修改该第一电路描述以产生该第二电路描述,其中尽管该第一电路描述系叙述该IC的该部分为藉由内含在该些所识别的电路模组中之一电路模组之内的元件群组所做成的,该第二电路描述系叙述该IC之相同的部分为藉由该单一元件所做成的。28.根据申请专利范围第27项之电脑可读取之媒体,其中该第一程式指令系更包括:程式指令用于改变该元件库以包含该单一元件的叙述,其中该第二电路描述系藉由参考至该单一元件在该元件库中的叙述来识别该单一元件。29.根据申请专利范围第28项之电脑可读取之媒体,其中该第二程式指令系包括:程式指令用于处理该第一电路描述以产生该IC内含在该些所识别的电路模组中之元件的一个第一计数,并且产生该IC在该些所识别的电路模组之外的元件之一个第二计数;程式指令,其系根据该第一以及第二计数,对于每个群组计算元件的一个第一目标数目,其将会减少藉由该第一电路描述所叙述的IC中之元件总数至藉由该第二电路描述所叙述的IC中之元件的一个第二目标数目;以及程式指令用于以一种偏向于在该第二电路描述识别为一个单一元件之每个群组中包含该第一目标数目的元件之方式来修改该第一电路描述以产生该第二电路描述,使得内含在藉由该第二电路描述所界定的IC中之元件总数接近该第二目标数目。30.一种电脑可读取之媒体,其系包含程式指令用于转换一个执行该些程式指令的电脑成为一个自动化的配置与绕线(P&R)工具,该工具系用于转换一个描述一积体电路(IC)的第一电路描述成为一个描述相同的IC之第二电路描述,其中该第一以及第二电路描述系分别描述该IC为被组织成一个阶层的电路模组之互连的元件,其中该P&R工具系包含一个元件库,该元件库系包含藉由该第一电路描述所叙述的IC之每个元件的叙述,并且其中该第一电路描述系藉由参考至每个元件在该元件库中的叙述来识别该IC的每个元件,该电脑可读取之媒体系包括:第一程式指令用于处理该第一电路描述以识别由落在一个预定的第一范围之内的一个元件数目所构成之电路模组;以及第二程式指令用于修改该第一电路描述以产生该第二电路描述,其中尽管该第一电路描述系叙述该IC的一个部分为藉由内含在该些所识别的电路模组中之一电路模组之内的元件群组所做成的,该第二电路描述系叙述该IC之相同的部分为藉由一个单一元件所做成的。31.根据申请专利范围第30项之电脑可读取之媒体,该第一程式指令系包括:程式指令用于处理该第一电路描述以产生该IC内含在该些所识别的电路模组中之元件的一个第一计数,并且产生该IC在该些所识别的电路模组之外的元件之一个第二计数;程式指令,其系根据该第一以及第二计数,对于每个群组计算元件的一个第一目标数目,其将会减少藉由该第一电路描述所叙述的IC中之元件总数至藉由该第二电路描述所叙述的IC中之元件的一个第二目标数目;以及程式指令用于以一种偏向于在该第二电路描述识别为一个单一元件之每个群组中包含该第一目标数目的元件之方式来修改该第一电路描述以产生该第二电路描述,使得内含在藉由该第二电路描述所界定的IC中之元件总数接近该第二目标数目。32.根据申请专利范围第30项之电脑可读取之媒体,其更包括:程式指令用于改变该元件库以包含该单一元件的叙述,其中该第二电路描述系藉由参考至该单一元件在该元件库中的叙述来识别该单一元件。图式简单说明:第1图是一个描绘习知技术的积体电路(IC)布局系统之资料流图,第2图是一个更详细地描绘第1图之习知技术的配置与绕线工具之流程图,第3图是一个由第2图的配置与绕线工具所利用之一种先前的“min-cut"过程之图形表示,第4图是一个描绘利用一种使用群集来减少处理时间的min-cut配置演算法之习知技术的配置与绕线过程之流程图,第5图是一个由第4图的配置与绕线过程所利用之群集过程之图形表示,第6至8图是由一个IC布局所利用之根据本发明的一种群集过程之图形表示,第9图是一个描绘IC设计之两个互连的分区之方块图,第10图是一个描绘根据本发明的一种IC布局系统之资料流图,第11至13图系以图形来描绘第9图的布局系统是如何来分配半导体基板空间给IC设计之分区的一个例子,并且第14图是一个描绘一条具有一个时序限制的信号路径之方块图。 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