| 主权项 |
1.一种半导体记忆装置,其特征是包含有:多个字线,排列在列方向;多个位元线,排列在行方向;多个记忆单元,被配置在列方向和行方向;多个电位供给线,分别与上述多个位元线中之对应之多个位元线连接;和电位控制电路,经由上述之多个电位供给线,用来将对应之多个指定电位供给到上述之多个位元线;被配置在上述列方向之多个记忆单元形成串联连接,其闸极连接到被排列在其列方向之字线;上述之多个位元线之各个形成与被配置在互相邻接之2个行方向之多个记忆单元连接。2.如申请专利范围第1项之半导体记忆装置,其中上述之电位控制电路,将第1指定电位供给到上述多个位元线中之连接在被选择之记忆单元之第1位元线,将第2指定电位供给到连接在上述被选择之记忆单元之第2位元线,将上述之第1指定电位供给到邻接上述第1位元线之第3位元线,和将上述之第2指定电位供给到邻接上述第2位元线之第4位元线。3.一种半导体记忆装置,其特征是包含有:多个记忆单元阵列块,被配置在行方向;和多个电位控制电路,与上述多个记忆单元阵列块对应的,被配置在行方向;上述之多个记忆单元阵列块之各个包含有:多个字线,排列在列方向;多个位元线,排列在行方向;和多个记忆单元,被配置在列方向和行方向;被配置在上述列方向之多个记忆单元形成串联连接,其闸极连接到被排列在其列方向之字线;上述之多个位元线之各个形成与被配置在互相邻接之2个行方向之多个记忆单元连接;上述之电位控制电路,将第1指定电位,供给到对应之记忆单元阵列块内之上述多个位元线中之连接在被选择记忆单元之第1位元线,和将第2指定电位供给到第2位元线;邻接上述电位控制电路之另外一个电位控制电路,将第2指定电位供给到对应之记忆单元阵列块内之上述第1位元线,和将第1指定电位供给到上述之第2位元线。4.如申请专利范围第3项之半导体记忆装置,其中上述之电位控制电路包含有:多个电位供给线,被排列成为与上述之多个位元线对应;和供给电路,经由上述之多个电位供给线,用来将对应之多个指定电位供给到上述被选择之多个位元线;上述之多个电位供给线之延伸方向形成与上述多个位元线之延伸方向交叉。5.如申请专利范围第3项之半导体记忆装置,其中上述之电位控制电路包含有:多个电位供给线,被排列成为与上述之多个位元线对应;和供给电路,经由上述之多个电位供给线,用来将对应之多个指定电位供给到上述被选择之多个位元线;上述之多个电位供给线形成与上述之多个位元线并行的排列。6.一种半导体记忆装置,包含具有主表面之第1导电型之半导体基板和记忆单元阵列,其特征是:上述之记忆单元阵列包含有:多个第2导电型之第1导电层,形成在上述半导体基板之主表面,被排列在行方向;多个字线,被排列在列方向;多个导电线,形成在该多个字线之上层,被排列在行方向,分别包含有多个之导电线部份;多个记忆单元,被配置成为与字线和导电线之交点对应;和多个打椿部,形成在上述之第1导电层上;上述之多个打椿部之各个包含有:第2导电层,形成在上述半导体基板之主表面上之上述第1导电层上;和多个接触部,形成在上述之第2导电层和上述之导电线部份之间。7.如申请专利范围第6项之半导体记忆装置,其中在互相邻接之导电层中,当只在一方之导电层上形成导电线部份之情况时,对上述导电线部份之延伸方向之中心线,离开对经由上述多个接触部连接之导电层之延伸方向之中心线,位于邻接之导电层之延伸中心线侧;和当在互相邻接之导电层之各个上形成有对应之导电线部份之情况时,对一方之导电层上之导电线部份之延伸方向之中心线,离开对经由上述多个接触部连接之导电层之延伸方向之中心线,位于另外一方之导电层上之导电线部份侧。图式简单说明:图1是概略方块图,用来表示本发明之实施形态1之非挥发性半导体记忆装置之全体构造。图2是方块图,用来表示图1中之记忆单元阵列和电位控制电路之详细之构造。图3是方块图,用来表示图2中之记忆单元阵列块和电位控制电路之详细之构造。图4是方块图,用来表示电位供给线排列8根之情况时之记忆单元阵列块和位元线选择电路及供给电路之详细构造。图5用来说明图4所示之非挥发性半导体记忆装置之读出动作。图6是电路图,用来表示电位供给线为6根之情况时之电位控制电路之构造。图7是电路图,用来表示本发明之实施形态2之电位控制电路之构造。图8是平面图,用来表示实施形态1所示之记忆单元阵列12之构造。图9是图8中之线B-B之剖面概略图。图10是图8中之C-C之剖面概略图。图11A~图11C至图17A~图17C是平面图和剖面图,用来说明本发明之实施形态3之半导体记忆装置之制造步骤之第1至第7步骤。图18是习知之半导体记忆装置之一平面图。图19是本发明之实施形态4之非挥发性半导体记忆装置之一平面图。图20是一平面图,用来表示在图7所示之构造之半导体记忆装置中,配置金属线之情况之一实例。图21是半导体记忆装置之一平面图,用来表示将各个扩散位元线上之区域分割成为4个之情况时之金属线之配置方法。图22是一平面图,用来表示半导体记忆装置之记忆单元阵列内之金属线配置之另一实例。图23是电路图,用来表示习知之非挥发性半导体记忆装置之记忆单元阵列之构造。图24A~图24D表示对非挥发性记忆单元内之2个记忆区域进行之资料之写入动作和读出动作。图25是习知之快闪EEPROM之一平面图。图26是图25中之线A-A之剖面图。图27用来说明具有图23之记忆单元阵列之非挥发性记忆单元之写入动作。 |
