| 主权项 |
1.一种半导体装置测试结构,包含:一多重内连线;一第一讯号传收端,该第一讯号传收端系电性耦接至该多重内连线之一端;一第二讯号传收端,该第二讯号传收端系电性耦接至该多重内连线之另一端;以及一传导元件,该传导元件之一端系电性耦接至该多重内连线,该传导元件之另一端则电性耦接至一电位基准点。2.如申请专利范围第1项之半导体装置测试结构,该第一讯号传收端系用以传收一高电位讯号。3.如申请专利范围第1项之半导体装置测试结构,该第二讯号传收端系用以传收一低电位讯号。4.如申请专利范围第1项之半导体装置测试结构,该电位基准点系为该多重内连线所位于之一底材。5.如申请专利范围第1项之半导体装置测试结构,该传导元件系一端同时电性耦接至该多重内连线与该第二讯号传收端,而另一端电性耦接至该电位基准点。6.如申请专利范围第1项之半导体装置测试结构,该传导元件系一端同时电性耦接至该多重内连线与该第一讯号传收端,而另一端电性耦接至该电位基准点。7.如申请专利范围第1项之半导体装置测试结构,该传导元件系选自下列之一:导体、二极体以及后端短路回路。8.一种半导体装置测试结构,包含:一多重内连线,位于一底材上;一第一讯号传收端,该第一讯号传收端系连接至该多重内连线之一端;一传导元件,该传导元件之一端连接至该多重内连线,该传导元件之另一端则连接至一电位基准点;以及一第二讯号传收端,该第二讯号传收端系连接至该传导元件。9.如申请专利范围第8项之半导体装置测试结构,该多重内连线系位于一底材上,并且该多重内连线并不位于任何掺杂区域上。10.如申请专利范围第8项之半导体装置测试结构,该第一讯号传收端系选自下列之一:接垫、针脚、焊锡以及金属结构。11.如申请专利范围第8项之半导体装置测试结构,该第二讯号传收端系选自下列之一:接垫、针脚、焊锡以及金属结构。12.如申请专利范围第8项之半导体装置测试结构,该第一讯号传收端系连接至该多重内连线之表层。13.如申请专利范围第8项之半导体装置测试结构,该传导元件系连接至该多重内连线之底层。14.如申请专利范围第9项之半导体装置测试结构,该电位基准点系与该底材等电位。15.如申请专利范围第8项之半导体装置测试结构,该传导元件为一导体。16.如申请专利范围第8项之半导体装置测试结构,该传导元件为一二极体。17.如申请专利范围第8项之半导体装置测试结构,该传导元件为一后端短路回路。18.一种形成半导体装置测试结构的方法,包含:提供一底材:形成一多重内连线与一传导元件于该底材,该传导元件一端连接至该多重内连线而另一端连接至一电位基准点;以及形成相互分离之一第一讯号传收端与一第二讯号传收端于该底材上,在此该第一讯号传收端与该第二讯号传收端系电性耦接至该多重内连线。19.如申请专利范围第18项之形成半导体装置测试结构的方法,系先让该传导元件与该多重内连线接触,再让该第二讯号传收端与该传导元件直接接触而不与该多重内连线直接接触。20.如申请专利范围第18项之形成半导体装置测试结构的方法,系先让该传导元件与该多重内连线接触,再让该第二讯号传收端同时与该传导元件以及该多重内连线二者直接接触。图式简单说明:第一图显示本发明一半导体装置测试结构示意图;第二A图至第二C图显示本发明之较佳实施例的三种可能变化;第三A图至第三C图显示本发明另一较佳实施例之三种可能变化;以及第四图显示本发明又一较佳实施例的基本流程。 |
