| 主权项 |
1.一种用以提供快取记忆体管理之电脑系统,包括:一个主记忆体;一个和该主记忆体耦合之处理器;至少一个和该处理器耦合之快取记忆体,该至少一个快取记忆体至少具有两个快取方向,每一个快取方向包括多个集合,该等多个集合中的每一个集合均有一第一个位元,指示该至少两个快取方向中的一个快取方向是否包含非暂时资料;其中该处理器从该主记忆体或该至少一个快取记忆体中的一个存取资料。2.如申请专利范围第1项之电脑系统,其中该至少一个快取记忆体更进一步包括一第二个位元,指示一相对应方向中一资料条目的状态。3.如申请专利范围第2项之电脑系统,其中该状态指示该资料条目就其它的条目而言是否为一近来最少使用的条目。4.如申请专利范围第1项之电脑系统,其中设定该第一个位元,以指示一包含非暂时资料的相关方向。5.如申请专利范围第1项之电脑系统,其中清除该第一个位元,以指示一包含暂时资料的相关方向。6.如申请专利范围第2项之电脑系统,更进一步包括和该至少一个快取记忆体、该处理器耦合之快取记忆体控制逻辑,用以控制该至少一个快取记忆体。7.如申请专利范围第6项之电脑系统,其中该处理器接收一个用以存取资料的指令,该处理器判定该资料是否位于该至少一个快取记忆体中,如是,则从该至少一个快取记忆体中存取该资料,否则,从该主记忆体中存取该资料。8.如申请专利范围第7项之电脑系统,其中如从该至少一个快取记忆体中存取该资料,则该快取记忆体控制逻辑判定该资料是否为暂时的,如是,更新该正在存取、且相对应至该方向的第二个位元之状态,否则让该状态未改变。9.如申请专利范围第8项之电脑系统,其中相对应至该方向的该第一个位元系未改变的。10.如申请专利范围第7项之电脑系统,其中如从该至少一个快取记忆体中存取该资料,则该快取记忆体控制逻辑架构该第一个位元,以指示该存取的资料为非暂时的,该快取记忆体控制逻辑更进一步更新该第二个位元的该状态。11.如申请专利范围第7项之电脑系统,其中如从该主记忆体中存取该资料,则该快取记忆体控制逻辑判定该资料是否为非暂时的,如是,配置该第一个位元,以指示该存取的资料为非暂时的,该快取记忆体控制逻辑让该第二个位元的该状态未改变。12.如申请专利范围第11项之电脑系统,其中如该快取记忆体控制逻辑判定该资料为暂时的,则该快取记忆体控制逻辑架构该第一个位元,以指示该存取的资料为暂时的,该快取记忆体控制逻辑更新该第二个位元的该状态。13.一种在一个电脑系统中基于一个处理器使用资料之存取方式配置快取记忆体之方法,包括:提供一个主记忆体;提供一个和该主记忆体耦合之处理器;提供至少一个和该处理器耦合之快取记忆体,该至少一个快取记忆体至少具有两个快取方向,每一个快取方向包括多个集合,该等多个集合中的每一个集合均有一第一个位元,指示该至少两个快取方向中的一个快取方向是否包含非暂时资料;该处理器从该主记忆体或该至少一个快取记忆体中的一个作存取。14.如申请专利范围第13项之方法,其中该至少一个快取记忆体更进一步包括一第二个位元,指示一相对应方向中一资料条目的状态。15.如申请专利范围第14项之方法,其中该状态指示该资料条目就其它的条目而言是否为一近来最少使用的条目。16.如申请专利范围第13项之方法,其中设定该第一个位元,以指示一包含非暂时资料的相关方向。17.如申请专利范围第13项之方法,其中清除该第一个位元,以指示一包含暂时资料的相关方向。18.如申请专利范围第14项之方法,更进一步包括提供一和该至少一个快取记忆体、该处理器耦合之快取记忆体控制逻辑,用以控制该至少一个快取记忆体。19.如申请专利范围第18项之方法,其中该处理器接收一个用以存取资料的指令,该处理器判定该资料是否位于该至少一个快取记忆体中,如是,则从该至少一个快取记忆体中存取该资料,否则,从该主记忆体中存取该资料。20.如申请专利范围第19项之方法,其中如从该至少一个快取记忆体中存取该资料,则该快取记忆体控制逻辑判定该资料是否为暂时的,如是,更新该正在存取、且相对应至该方向的第二个位元之状态,否则让该状态不改变。21.如申请专利范围第19项之方法,其中相对应至该方向的该第一个位元系未改变的。22.如申请专利范围第19项之方法,其中如从该至少一个快取记忆体中存取该资料,则该快取记忆体控制逻辑架构该第一个位元,以指示该存取的资料为非暂时的,该快取记忆体控制逻辑更进一步更新该第二个位元的该状态。23.如申请专利范围第19项之方法,其中如从该主记忆体中存取该资料,则该快取记忆体控制逻辑判定该资料是否为非暂时的,如是,架构该第一个位元,以指示该存取的资料为非暂时的,该快取记忆体控制逻辑让该第二个位元的该状态不改变。24.如申请专利范围第23项之方法,其中如该快取记忆体控制逻辑判定该资料为暂时的,则该快取记忆体控制逻辑架构该第一个位元,以指示该存取的资料为暂时的,该快取记忆体控制逻辑更新该第二个位元的该状态。图式简单说明:图1例证说明一个执行本发明的电脑系统的一个体系的一个电路方块图,其中利用一个快取记忆体作为该电脑系统一主记忆体和一处理器间资料的存取。图2为一个执行本发明的电脑系统的一第二个体系的一个电路方块图,其中将两个快取记忆体配置成快取记忆体等级,用以于该电脑系统一主记忆体和一个(多个)处理器间存取资料。图3为一例证说明该快取记忆组织结构的一个体系的方块图,其中执行本发明的该技艺。图4为根据本发明的一个体系、例证说明该快取记忆体管理技艺的一览表。图5A和5B为根据本发明的一个体系、例证说明一个快取记忆体在暂时指令命中快取记忆体方向2的集合0之前和之后其结构的一个范例。图6A和6B为根据本发明的一个体系、例证说明一个快取记忆体在暂时指令命中快取记忆体方向2的集合0之前和之后其结构的另一个范例。图7A-7D为根据本发明的一个体系、例证说明一个快取记忆体在一个非暂时指令命中快取记忆体方向2的集合0之前和之后其结构的一个范例。图8A-8D为根据本发明的一个体系、例证说明一个快取记忆体在一个非暂时指令命中快取记忆体方向2的集合0之前和之后其结构的另一个范例。图9A和9B为根据本发明的一个体系、例证说明一个快取记忆体在一个暂时指令对快取记忆体集合0不中之前和之后其结构的一个范例。图10A-10B为根据本发明的一个体系、例证说明一个快取记忆体在一个非暂时指令对快取记忆体集合0不中之前和之后其结构的一个范例。 |
