| 主权项 |
1.一种解码列位址信号以处理位于记忆体组字元线之系统,包含:第一解码器,其解码列位址信号以产生位于一半的第一记忆体组之第一信号处理字元线;以及第二解码器,其解码列位址信号与对应至熔线状态与位于记忆体组之字元线结合之熔线资料以产生位于一半的第二记忆体组之第二信号处理字元线,其中第一及第二信号同时间分别选择第一及第二字元线,第一及第二字元线分别位于一半之第一记忆体组及一半之第二记忆体组中。2.如申请专利范围第1项之系统,进一步包含与记忆体组相结合之冗余区块,并以位于记忆体组之有缺陷的字元线取代储存冗余的字元线,其中冗余的字元线其中之一系藉由列位址信号来进行处理,且以有缺陷的字元线其中之一来取代,此有缺陷的字元线藉由第一或第二信号其中之一进行处理。3.如申请专利范围第1项之系统,其中列位址信号具有二维之X资料及Y资料,第一解码器解码列位址信号之X资料,而且第二解码器解码列位址信号之X资料与熔线资料。4.如申请专利范围第3项之系统,其中X资料系为一n位元列位址信号之m位元资料。5.如申请专利范围第4项之系统,其中第一解码器包含m2解码单元,每一个执行有关于m位元X资料之已决定的逻辑,第一信号并藉由位于一半的第一记忆体组之第一解码器处理m2字元线而产生。6.如申请专利范围第5项之系统,其中每一个解码单元包含:一逻辑电路,其执行有关于m位元X资料之已决定的逻辑运算;以及一传输闸,藉由外部电源所提供之一固定信号来控制,其接收逻辑电路之输出以产生一信号,并处理一半的第一记忆体组m2字元线其中之一。7.如申请专利范围第4项之系统,其中第二解码器包含m2解码单元,每一个执行有关于m位元X资料及p位元熔线资料之已决定的逻辑,第二信号并藉由位于一半的第二记忆体组之第二解码器处理m2字元线而产生,其中p位元熔线资料系与p个烧断熔线相对应。8.如申请专利范围第7项之系统,其中每一个解码单元包含:用于执行有关于m位元X资料及p位元熔线资料之已决定的逻辑运算之装置;而且至少有一传输闸藉由外部电源所提供之一固定信号来控制,其由装置之输出进行接收以执行已决定之逻辑运算,并产生一信号以处理一半的第二记忆体组m2字元线其中之一。9.如申请专利范围第1项之系统,其中该系统包含一半导体记忆体晶片。10.一种解码列位址信号以处理位于记忆体组字元线之方法,包含以下步骤:解码列位址信号以处理位于一半的第一记忆体组字元线;且解码列位址信号与熔线资讯以处理位于一半的第二记忆体组字元线,熔线资讯藉由熔线状态与位于记忆体组之字元线相结合而决定,其中列位址信号同时间处理位于记忆体组之一对字元线,此对字元线之第一及第二字元线分别位于一半的第一记忆体组及一半的第二记忆体组中。11.如申请专利范围第10项之方法,进一步包含以下步骤:以位于记忆体组之有缺陷的字元线取代冗余的字元线;以及选择冗余的字元线其中之一,亦即藉由列位址信号进行处理;而且以所选择之冗余的字元线取代此对字元线其中之一,其中此对字元线其中之一是有缺陷的。12.如申请专利范围第10项之方法,其中列位址信号系一n位元资料,其具有m位元X资料与(n-m)位元Y资料,而且解码列位址信号包含以下步骤:解码m位元X资料之列位址信号;以及产生第一组X信号,其用于处理位于一半的第一记忆体组之m2字元线。13.如申请专利范围第12项之方法,其中解码列位址信号与熔线资讯包含以下步骤:解码m位元X资料与熔线资讯;以及产生第二组X信号,其用于处理位于一半的第二记忆体组之m2字元线。14.如申请专利范围第13项之方法,其中第一组X信号其中之一处理此对字元线之第一字元线,而且第二组X信号其中之一处理此对字元线之第二字元线。15.如申请专利范围第10项之方法,其中记忆体组包含一半导体记忆体晶片。图式简单说明:图1系藉由一传统的列位址解码器说明处理记忆体组之方法的方块图;图2系在图1之记忆体组中,处理字元线之更细步的说明;图3系藉由使用本发明之位址解码系统来说明位于记忆体组之处理字元线;图4系一逻辑电路图,其说明位于图3中第一解码器之较佳具体实施例;及图5系一逻辑电路图,其说明位于图3中第二解码器之较佳具体实施例。 |
