发明名称 统一的数位结构
摘要 说明一个用以于有线媒体上提供资料之统一、单向的序列链结,像是一个"晶片对晶片"互连或一个"卡片对卡片"互连。该序列链结由一个传输部分和一个接收部分组成,其中如配对一样地运作该传输部分和该接收部分,以容许该序列式资料通讯。将该序列链结执行成一个超大型积体电路(VLSI)特别应用积体电路(ASIC)模组的一部分,且该序列链结自该等主模组中导出其电力、资料和时计需求。该逻辑发送器部分含有一个相锁回路(PLL)、一个二位元资料暂存器、一个有限的脉冲回应(FIR)滤波器及一个传输资料暂存器。该相锁回路包括一个数位粗略回路和一个类比精细回路。该数位接收器部分含有一个PLL、一个FIR相位旋转器、一个相位旋转器控制状态机器及一个时计缓冲器。该发送器和该接收器最好各自利用一个虚拟随机位元流(PRBS)产生器和查核器。
申请公布号 TW571538 申请公布日期 2004.01.11
申请号 TW091100309 申请日期 2002.01.11
申请人 万国商业机器公司 发明人 海登 克莱维 奎兰佛德 二世;维诺 罗伯兹 诺曼;马汀 李欧 司奇玛姿
分类号 H04L27/00 主分类号 H04L27/00
代理机构 代理人 陈长文 台北市松山区敦化北路二○一号七楼
主权项 1.一种用以于有线媒体上传输数位资料之统一的序列链结系统,其中该系统包含一个发送器和一个接收器:该发送器包括一双回路相锁回路控制电路,其中该双回路相锁回路控制电路具有一数位粗略回路,用以将一PLL频率控制信号提供给一类比精细回路;该接收器包含一相锁回路控制电路和一超越取样之半速率系统,其中该超越取样之半速率系统包括一信号端比较器、一以该比较器输出为基础之早期/晚期信号产生器及一由该产生之信号控制之多步骤相位旋转器。2.如申请专利范围第1项之系统,其中将该发送器中的PLL调适成以全资料速率执行,及其中该PLL含有一个调适成以全位元频率执行的四阶电压控制之振荡器。3.如申请专利范围第1项之系统,包含一个以该全资料速率的四分之一执行之频率参考时计;及一个比较该PLL频率与该参考时计频率之比较器。4.如申请专利范围第1项之系统,其中该粗略回路包含一个参考产生器、一个电压比较器、一个PLL控制逻辑、一个数位-类比计数器及一个低通滤波器。5.如申请专利范围第1项之系统,其中该发送器PLL和该接收器PLL各自均含有一个虚拟随机位元流产生器和查核器,用以作转折模式的自我测试。6.如申请专利范围第1项之系统,其中该接收器包含一个用以产生早期和晚期信号之位元端关联表。7.如申请专利范围第6项之系统,其中利用一个相位旋转器控制状态机器处理该关联表中的早期和晚期信号,以控制该相位旋转器的相位设定。8.如申请专利范围第7项之系统,其中该接收器相位旋转器系与该接收器PLL无关的,及其中使用该接收器相位旋转器调整相位和执行时计回复。9.如申请专利范围第1项之系统,其中该接收器PLL控制一个电压控制之振荡器,及其中将该振荡器的输出相位馈给该相位旋转器。10.一种于一个发送器与一个接收器之间的有线媒体上传输数位资料之方法,包括:提供一相锁回路控制电路给一发送器,其中该相锁回路控制电路具有一数位粗略回路和一类比精细回路;将该粗略回路中的一PLL频率控制信号提供给一类比精细回路;及提供一包含一相锁回路控制电路之接收器,及提供一超越取样之半速率系统,其中该超越取样之半速率系统包括一信号端比较器、一以该比较器输出为基础之早期/晚期信号产生器及一由该产生之信号控制之多步骤向位旋转器。11.如申请专利范围第10项之方法,其中该发送器中的PLL以全资料速率执行,及其中该PLL含有一个以全位元频率执行之四阶电压控制之振荡器。12.如申请专利范围第10项之方法,包含一个以该全资料速率的四分之一执行之频率参考时计;及一个较该PLL频率与该参考时计频率之比较器。13.如申请专利范围第10项之方法,其中该粗略回路更进一步利用一个参考产生器、一个电压比较器、一个PLL控制逻辑、一个数位-类比计数器及一个低过滤波器。14.如申请专利范围第10项之方法,其中该发送器PLL和该接收器PLL各自均利用一个虚拟随机位元流产生器和查核器,用以作转折模式的自我测试。15.如申请专利范围第10项之方法,其中该接收器利用一个用以产生早期和晚期信号之位元端关联表。16.如申请专利范围第15项之方法,其中一个相位旋转器控制状态机器处理该关联表中的早期和晚期信号,以控制该相位旋转器的相位设定。17.如申请专利范围第16项之方法,其中该接收器相位旋转器系与该接收器PLL无关的,及使用该接收器相位旋转器调整相位和执行时计回复。18.如申请专利范围第10项之方法,其中该接收器PLL控制一个电压控制之振荡器,及其中将该振荡器的输出相位馈给该相位旋转器。19.一种用以由一序列链结于有线媒体上传输和接收资料之统一的系统,其中该系统包括一个发送器和一个接收器,及其中该发送器包括:a)一包含一数位粗略回路和一类比精细回路之相锁回路控制电路,其中该粗略回路包含一参考产生器、一电压比较器、一PLL控制逻辑、一数位-类比计数器及一低过滤波器;b)一由该相锁回路控制之二阶电压调节之环状振荡器,其中该二阶电压调节之环状振荡器可以全位元频率执行;c)一以全资料速率的四分之一执行之频率参考;d)一参考时计和一相锁回路时计;该由一4x频率分配器、一相位频率检波器、一电荷唧筒及一回路档案形成之精细回路控制;及该包括一相锁回路之接收器,其中该相锁回路包含:一电压控制之振荡器;一与该相锁回路无关、且调适成接收该振荡器其输出相位之相位旋转器;及一相位旋转器控制状态机器,用以控制一相位旋转器的相位设定和使用一利用一数位化早期-晚期控制之超越取样之半速率系统。20.如申请专利范围第19项之系统,其中该发送器和该接收器各自包含一个虚拟随机位元流产生器和查核器,用以自我测试。21.如申请专利范围第20项之系统,其中由三个类比区块支援该发送器结构,该等三个类比区块包括:该全资料速率PLL;一个用以重新发动该驱动器其PLL信号之相位缓冲器;及一个具有一预先强调同等化之off-chip驱动器。22.一种将一个数位化基频信号其各端排齐之方法,包括:a)取样该信号;b)当于该信号中点之前或之后取样该信号时,则产生一个早期或晚期信号;c)执行一个命令变更该样品时序,以回应该产生之信号;及d)旋转该时序,以将该取样调整成该信号的中心。23.如申请专利范围第22项之方法,其中执行该样品时序命令,以回应早期或晚期取样的一个优势。图式简单说明:图1,为一个相锁回路其控制电路之图示;图2,为本发明该发送器结构之方块图;图3,为本发明该接收器结构之方块图;图4,显示一个相位旋转器控制的一个平均图形;及图5,显示一个相位旋转器控制其一个平均图形之另一个具体实施例。
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