| 主权项 |
1.一种磁性随机存取记忆体,系包含有:复数个记忆单元,堆积在半导体基板上,且利用串联连接的磁阻效应来记忆资料;连接上述复数个记忆单元之一端的位元线;连接上述位元线的读出电路;第一写入线,延伸于第一方向用以对上述复数个记忆单元中之1个(one)写入资料;以及第二写入线,延伸于与上述第一方向交叉的第二方向用以对上述复数个记忆单元中之该1个(the one)写入资料。2.如申请专利范围第1项之磁性随机存取记忆体,其中上述复数个记忆单元中之该1个资料,系对上述复数个记忆单元流入第一读出电流,并在对上述复数个记忆单元中之该1个写入资料的同时或是与之平行而对上述复数个记忆单元流入第二读出电流,藉以检知并判断上述第一及第二读出电流之差或变化。3.如申请专利范围第1项之磁性随机存取记忆体,其更包含有:记忆电路,记忆流至上述复数个记忆单元的第一读出电流;以及感测放大器,根据流至上述复数个记忆单元的第二读出电流与记忆于上述记忆电路中的上述第一读出电流,以判断上述复数个记忆单元中之该1个的资料。4.如申请专利范围第1项之磁性随机存取记忆体,其中,在上述复数个记忆单元之磁化状态为相同的情况,上述复数个记忆单元之电阻値系互为相同。5.如申请专利范围第1项之磁性随机存取记忆体,其中,即使在上述复数个记忆单元之磁化状态为相同的情况,上述复数个记忆单元之电阻値仍互为不同。6.如申请专利范围第1项之磁性随机存取记忆体,其更包含有延伸于上述第一方向用以对上述复数个记忆单元中之该1个以外的记忆单元写入资料的第三写入线;其中上述第一及第三写入线,系呈堆积且串联连接。7.如申请专利范围第6项之磁性随机存取记忆体,其中上述第一及第三写入线,系配置于所对应之上述复数个记忆单元之间、正上方或正下方。8.如申请专利范围第6项之磁性随机存取记忆体,其中上述第一及第三写入线,系配置于从上述半导体基板侧起存在于第奇数个或第偶数个上的记忆单元之正上方。9.如申请专利范围第1项之磁性随机存取记忆体,其更包含有延伸于上述第二方向用以对上述复数个记忆单元中之该1个以外的记忆单元写入资料的第三写入线;其中上述第二及第三写入线,系呈堆积且串联连接。10.如申请专利范围第9项之磁性随机存取记忆体,其中上述第二及第三写入线,系配置于所对应之上述复数个记忆单元之间、正上方或正下方。11.如申请专利范围第9项之磁性随机存取记忆体,其中上述第二及第三写入线,系配置于从上述半导体基板侧起存在于第奇数个或第偶数个上的记忆单元之正上方。12.如申请专利范围第1项之磁性随机存取记忆体,其更包含有延伸于上述第一方向用以对上述复数个记忆单元中之该1个以外的记忆单元写入资料的第三写入线;其中上述第一及第三写入线,系呈堆积且并联连接。13.如申请专利范围第12项之磁性随机存取记忆体,其中上述第一及第三写入线,系配置于所对应之上述复数个记忆单元之间、正上方或正下方。14.如申请专利范围第12项之磁性随机存取记忆体,其中上述第一及第三写入线,系配置于从上述半导体基板侧起存在于第奇数个或第偶数个上的记忆单元之正上方。15.如申请专利范围第1项之磁性随机存取记忆体,其更包含有延伸于上述第二方向用以对上述复数个记忆单元中之该1个以外的记忆单元写入资料的第三写入线;其中上述第二及第三写入线,系呈堆积且并联连接。16.如申请专利范围第15项之磁性随机存取记忆体,其中述第二及第三写入线,系配置于所对应之上述复数个记忆单元之间、正上方或正下方。17.如申请专利范围第15项之磁性随机存取记忆体,其中上述第二及第三写入线,系配置于从上述半导体基板侧起存在于第奇数个或第偶数个上的记忆单元之正上方。18.如申请专利范围第1项之磁性随机存取记忆体,其更包含有:包含上述复数个记忆单元的记忆单元阵列;对上述第一写入线供给写入电流的驱动器;以及吸收上述写入电流的吸收器。19.如申请专利范围第18项之磁性随机存取记忆体,其中上述驱动器,系配置于上述记忆单元阵列之一端侧,而上述吸收器,系配置于上述记忆单元阵列之另一端侧。20.如申请专利范围第18项之磁性随机存取记忆体,其中上述驱动器及上述吸收器,同时配置于上述记忆单元阵列之一端侧。21.如申请专利范围第1项之磁性随机存取记忆体,其中上述复数个记忆单元中之该1个,系配置于上述第一写入线与上述第二写入线之间。22.如申请专利范围第1项之磁性随机存取记忆体,其中配置于上述第一写入线正下方之记忆单元的层构造与配置于上述第一写入线正上方之记忆单元的层构造,系相对于上述第一写入线呈互相对称。23.如申请专利范围第1项之磁性随机存取记忆体,其中配置于上述第二写入线正下方之记忆单元的层构造与配置于上述第二写入线正上方之记忆单元的层构造,系相对于上述第二写入线呈互相对称。24.如申请专利范围第1项之磁性随机存取记忆体,其中上述复数个记忆单元之各个,至少包含有:磁化方向固定的针层;磁化方向随着写入资料而改变的记忆层;及配置于上述针层与上述记忆层之间的隧道障壁层。25.如申请专利范围第24项之磁性随机存取记忆体,其中上述针层之磁化方向,系在上述复数个记忆单元之全部单元上相同。26.如申请专利范围第24项之磁性随机存取记忆体,其中上述针层之磁化方向,系依上述半导体基板侧起第奇数个的记忆单元与第偶数个的记忆单元,而互为不同。27.如申请专利范围第1项之磁性随机存取记忆体,其中上述复数个记忆单元,系配置于上述半导体基板与上述位元线之间。28.如申请专利范围第1项之磁性随机存取记忆体,其中上述复数个记忆单元,系构成1个读出块,而上述复数个记忆单元之另一端,系经由读出选择开关,而连接在源极线上。29.如申请专利范围第28项之磁性随机存取记忆体,其中上述读出选择开关,系配置于上述复数个记忆单元正下方之上述半导体基板的表面区域上。30.如申请专利范围第29项之磁性随机存取记忆体,其更包含有连接于上述读出选择开关之控制端子上,且延伸于上述第一方向或上述第二方向的读出字线。31.如申请专利范围第1项之磁性随机存取记忆体,其中上述复数个记忆单元之各个,系夹于上部电极与下部电极间,而上述复数个记忆单元,系利用与上述上部电极或下部电极接触的接触栓塞,而互相串联连接。32.如申请专利范围第28项之磁性随机存取记忆体,其中上述读出选择开关,系MIS(金绝半)电晶体、MES(金半)电晶体、接面电晶体、双极性电晶体及二极体中之任何一种。33.一种磁性随机存取记忆体,系包含有:复数个记忆单元,互相堆积,且利用并联连接的磁阻效应来记忆资料;连接上述复数个记忆单元之一端的位元线;连接上述位元线的读出电路;第一写入线,延伸于第一方向用以对上述复数个记忆单元中之1个(one)写入资料;以及第二写入线,延伸于与上述第一方向交叉的第二方向用以对上述复数个记忆单元中之该1个(the one)写入资料。34.如申请专利范围第33项之磁性随机存取记忆体,其中上述复数个记忆单元中之该1个资料,系对上述复数个记忆单元流入第一读出电流,并在对上述复数个记忆单元中之该1个写入资料的同时或是与之平行而对上述复数个记忆单元流入第二读出电流,藉以检知并判断上述第一及第二读出电流之差或变化。35.如申请专利范围第33项之磁性随机存取记忆体,其中,在上述复数个记忆单元之磁化状态为相同的情况,上述复数个记忆单元之电阻値系互为相同。36.如申请专利范围第33项之磁性随机存取记忆体,其中即使在上述复数个记忆单元之磁化状态为相同的情况,上述复数个记忆单元之电阻値仍互为不同。37.如申请专利范围第33项之磁性随机存取记忆体,其更包含有延伸于上述第一方向用以对上述复数个记忆单元中之该1个以外的记忆单元写入资料的第三写入线;其中上述第一及第三写入线,系呈堆积且串联连接。38.如申请专利范围第37项之磁性随机存取记忆体,其中上述第一及第三写入线,系配置于所对应之上述复数个记忆单元之间、正上方或正下方。39.如申请专利范围第37项之磁性随机存取记忆体,其中上述第一及第三写入线,系配置于从上述半导体基板侧起存在于第奇数个或第偶数个上的记忆单元之正上方。40.如申请专利范围第33项之磁性随机存取记忆体,其更包含有延伸于上述第二方向用以对上述复数个记忆单元中之该1个以外的记忆单元写入资料的第三写入线;其中上述第二及第三写入线,系呈堆积且串联连接。41.如申请专利范围第40项之磁性随机存取记忆体,其中上述第二及第三写入线,系配置于所对应之上述复数个记忆单元之间、正上方或正下方。42.如申请专利范围第40项之磁性随机存取记忆体,其中上述第二及第三写入线,系配置于从上述半导体基板侧起存在于第奇数个或第偶数个上的记忆单元之正上方。43.如申请专利范围第33项之磁性随机存取记忆体,其更包含有延伸于上述第一方向用以对上述复数个记忆单元中之该1个以外的记忆单元写入资料的第三写入线;其中上述第一及第三写入线,系呈堆积且并联连接。44.如申请专利范围第43项之磁性随机存取记忆体,其中上述第一及第三写入线,系配置于所对应之上述复数个记忆单元之间、正上方或正下方。45.如申请专利范围第43项之磁性随机存取记忆体,其中上述第一及第三写入线,系配置于从上述半导体基板侧起存在于第奇数个或第偶数个上的记忆单元之正上方。46.如申请专利范围第33项之磁性随机存取记忆体,其更包含有延伸于上述第二方向用以对上述复数个记忆单元中之该1个以外的记忆单元写入资料的第三写入线;其中上述第二及第三写入线,系呈堆积且并联连接。47.如申请专利范围第46项之磁性随机存取记忆体,其中上述第二及第三写入线,系配置于所对应之上述复数个记忆单元之间、正上方或正下方。48.如申请专利范围第46项之磁性随机存取记忆体,其中上述第二及第三写入线,系配置于从上述半导体基板侧起存在于第奇数个或第偶数个上的记忆单元之正上方。49.如申请专利范围第33项之磁性随机存取记忆体,其更包含有:包含上述复数个记忆单元的记忆单元阵列;对上述第一写入线供给写入电流的驱动器;以及吸收上述写入电流的吸收器。50.如申请专利范围第49项之磁性随机存取记忆体,其中上述驱动器,系配置于上述记忆单元阵列之一端侧,而上述吸收器,系配置于上述记忆单元阵列之另一端侧。51.如申请专利范围第49项之磁性随机存取记忆体,其中上述驱动器及上述吸收器,同时配置于上述记忆单元阵列之一端侧。52.如申请专利范围第33项之磁性随机存取记忆体,其中上述复数个记忆单元中之该1个,系配置于上述第一写入线与上述第二写入线之间。53.如申请专利范围第33项之磁性随机存取记忆体,其中配置于上述第一写入线正下方之记忆单元的层构造与配置于上述第一写入线正上方之记忆单元的层构造,系相对于上述第一写入线呈互相对称。54.如申请专利范围第33项之磁性随机存取记忆体,其中配置于上述第二写入线正下方之记忆单元的层构造与配置于上述第二写入线正上方之记忆单元的层构造,系相对于上述第二写入线呈互相对称。55.如申请专利范围第33项之磁性随机存取记忆体,其中上述复数个记忆单元之各个,至少包含有:磁化方向固定的针层;磁化方向随着写入资料而改变的记忆层;及配置于上述针层与上述记忆层之间的隧道障壁层。56.如申请专利范围第55项之磁性随机存取记忆体,其中上述针层之磁化方向,系在上述复数个记忆单元之全部单元上相同。57.如申请专利范围第55项之磁性随机存取记忆体,其中上述针层之磁化方向,系依上述半导体基板侧起第奇数个的记忆单元与第偶数个的记忆单元,而互为不同。58.如申请专利范围第33项之磁性随机存取记忆体,其中上述复数个记忆单元,系配置于上述半导体基板与上述位元线之间。59.如申请专利范围第33项之磁性随机存取记忆体,其中上述复数个记忆单元,系构成1个读出块,而上述复数个记忆单元之另一端,系经由读出选择开关,而连接在源极线上。60.如申请专利范围第59项之磁性随机存取记忆体,其中上述读出选择开关,系配置于上述复数个记忆单元正下方之上述半导体基板的表面区域上。61.如申请专利范围第60项之磁性随机存取记忆体,其更包含有连接于上述读出选择开关之控制端子上,且延伸于上述第一方向或上述第二方向的读出字线。62.如申请专利范围第33项之磁性随机存取记忆体,其中上述复数个记忆单元之各个,系夹于上部电极与下部电极间,而上述复数个记忆单元,系利用与上述上部电极或下部电极接触的接触栓塞,而互相并联连接。63.如申请专利范围第59项之磁性随机存取记忆体,其中上述读出选择开关,系MIS电晶体、MES电晶体、接面电晶体、双极性电晶体及二极体中之任何一种。64.一种磁性随机存取记忆体,系包含有:复数个记忆单元,互相堆积,且利用由串联连接与并联连接之组合所构成的磁阻效应来记忆资料;连接上述复数个记忆单元之一端的位元线;连接上述位元线的读出电路;第一写入线,延伸于第一方向用以对上述复数个记忆单元中之1个(one)写入资料;以及第二写入线,延伸于与上述第一方向交叉的第二方向用以对上述复数个记忆单元中之该1个(the one)写入资料。65.如申请专利范围第64项之磁性随机存取记忆体,其中上述复数个记忆单元中之该1个资料,系对上述复数个记忆单元流入第一读出电流,并在对上述复数个记忆单元中之该1个写入资料的同时或是与之平行而对上述复数个记忆单元流入第二读出电流,藉以检知并判断上述第一及第二读出电流之差或变化。66.如申请专利范围第64项之磁性随机存取记忆体,其中,在上述复数个记忆单元之磁化状态为相同的情况,上述复数个记忆单元之电阻値系互为相同。67.如申请专利范围第64项之磁性随机存取记忆体,其中即使在上述复数个记忆单元之磁化状态为相同的情况,上述复数个记忆单元之电阻値仍互为不同。68.如申请专利范围第64项之磁性随机存取记忆体,其更包含有延伸于上述第一方向用以对上述复数个记忆单元中之该1个以外的记忆单元写入资料的第三写入线;其中上述第一及第三写入线,系呈堆积且串联连接。69.如申请专利范围第68项之磁性随机存取记忆体,其中上述第一及第三写入线,系配置于所对应之上述复数个记忆单元之间、正上方或正下方。70.如申请专利范围第68项之磁性随机存取记忆体,其中上述第一及第三写入线,系配置于从上述半导体基板侧起存在于第奇数个或第偶数个上的记忆单元之正上方。71.如申请专利范围第64项之磁性随机存取记忆体,其更包含有延伸于上述第二方向用以对上述复数个记忆单元中之该1个以外的记忆单元写入资料的第三写入线;其中上述第二及第三写入线,系呈堆积且串联连接。72.如申请专利范围第71项之磁性随机存取记忆体,其中上述第二及第三写入线,系配置于所对应之上述复数个记忆单元之间、正上方或正下方。73.如申请专利范围第71项之磁性随机存取记忆体,其中上述第二及第三写入线,系配置于从上述半导体基板侧起存在于第奇数个或第偶数个上的记忆单元之正上方。74.如申请专利范围第64项之磁性随机存取记忆体,其更包含有延伸于上述第一方向用以对上述复数个记忆单元中之该1个以外的记忆单元写入资料的第三写入线;其中上述第一及第三写入线,系呈堆积且并联连接。75.如申请专利范围第74项之磁性随机存取记忆体,其中上述第一及第三写入线,系配置于所对应之上述复数个记忆单元之间、正上方或正下方。76.如申请专利范围第74项之磁性随机存取记忆体,其中上述第一及第三写入线,系配置于从上述半导体基板侧起存在于第奇数个或第偶数个上的记忆单元之正上方。77.如申请专利范围第64项之磁性随机存取记忆体,其更包含有延伸于上述第二方向用以对上述复数个记忆单元中之该1个以外的记忆单元写入资料的第三写入线;其中上述第二及第三写入线,系呈堆积且并联连接。78.如申请专利范围第77项之磁性随机存取记忆体,其中上述第二及第三写入线,系配置于所对应之上述复数个记忆单元之间、正上方或正下方。79.如申请专利范围第77项之磁性随机存取记忆体,其中上述第二及第三写入线,系配置于从上述半导体基板侧起存在于第奇数个或第偶数个上的记忆单元之正上方。80.如申请专利范围第64项之磁性随机存取记忆体,其更包含有:包含上述复数个记忆单元的记忆单元阵列;对上述第一写入线供给写入电流的驱动器;以及吸收上述写入电流的吸收器。81.如申请专利范围第80项之磁性随机存取记忆体,其中上述驱动器,系配置于上述记忆单元阵列之一端侧,而上述吸收器,系配置于上述记忆单元阵列之另一端侧。82.如申请专利范围第80项之磁性随机存取记忆体,其中上述驱动器及上述吸收器,同时配置于上述记忆单元阵列之一端侧。83.如申请专利范围第64项之磁性随机存取记忆体,其中上述复数个记忆单元中之该1个,系配置于上述第一写入线与上述第二写入线之间。84.如申请专利范围第64项之磁性随机存取记忆体,其中配置于上述第一写入线正下方之记忆单元的层构造与配置于上述第一写入线正上方之记忆单元的层构造,系相对于上述第一写入线呈互相对称。85.如申请专利范围第64项之磁性随机存取记忆体,其中配置于上述第二写入线正下方之记忆单元的层构造与配置于上述第二写入线正上方之记忆单元的层构造,系相对于上述第二写入线呈互相对称。86.如申请专利范围第64项之磁性随机存取记忆体,其中上述复数个记忆单元之各个,至少包含有:磁化方向固定的针层;磁化方向随着写入资料而改变的记忆层;及配置于上述针层与上述记忆层之间的隧道障壁层。87.如申请专利范围第86项之磁性随机存取记忆体,其中上述针层之磁化方向,系在上述复数个记忆单元之全部单元上相同。88.如申请专利范围第86项之磁性随机存取记忆体,其中上述针层之磁化方向,系依上述半导体基板侧起第奇数个的记忆单元与第偶数个的记忆单元,而互为不同。89.如申请专利范围第64项之磁性随机存取记忆体,其中上述复数个记忆单元,系配置于上述半导体基板与上述位元线之间。90.如申请专利范围第64项之磁性随机存取记忆体,其中上述复数个记忆单元,系构成1个读出块,而上述复数个记忆单元之另一端,系经由读出选择开关,而连接在源极线上。91.如申请专利范围第90项之磁性随机存取记忆体,其中上述读出选择开关,系配置于上述复数个记忆单元正下方之上述半导体基板的表面区域上。92.如申请专利范围第91项之磁性随机存取记忆体,其更包含有连接于上述读出选择开关之控制端子上,且延伸于上述第一方向或上述第二方向的读出字线。93.如申请专利范围第64项之磁性随机存取记忆体,其中上述复数个记忆单元之各个,系夹于上部电极与下部电极间,而上述复数个记忆单元,系利用与上述上部电极或下部电极接触的接触栓塞,而互相串联连接。94.如申请专利范围第90项之磁性随机存取记忆体,其中上述读出选择开关,系MIS电晶体、MES电晶体、接面电晶体、双极性电晶体及二极体中之任何一种。95.一种磁性随机存取记忆体之制造方法,系包含有如下步骤:在半导体基板之表面区域形成读出选择开关;在上述读出选择开关上形成延伸于第一方向的第一写入线;在上述第一写入线之正上方形成第一MTJ(磁性隧道接面)元件;在上述第一MTJ元件之正上方,形成延伸于与上述第一方向交叉之第二方向的第二写入线;在上述第二写入线之正上方,形成相对于上述第二写入线而与上述第一MTJ元件相对称的第二MTJ元件;在上述第二MTJ元件之正上方形成延伸于上述第一方向的第三写入线;在上述第三写入线之正上方,形成相对于上述第三写入线而与上述第二MTJ元件相对称的第三MTJ元件;在上述第三MTJ元件之正上方形成延伸于上述第二方向的第四写入线;在上述第四写入线之正上方,形成相对于上述第四写入线而与上述第三MTJ元件相对称的第四MTJ元件;在上述第四MTJ元件之正上方形成延伸于上述第一方向的第五写入线;以及在上述第五写入线上形成延伸于上述第二方向的读出位元线。96.如申请专利范围第95项之制造方法,其中上述第一至第五写入线,系分别利用镶嵌制程所形成。97.如申请专利范围第95项之制造方法,其中上述第一至第五写入线,系分别利用绝缘层上形成配线沟渠的步骤、形成完全填满上述配线沟渠之金属层的步骤、及去除上述配线沟渠内以外之金属层的步骤所形成。98.如申请专利范围第97项之制造方法,其中,在形成上述金属层之前,形成有障壁金属层。99.如申请专利范围第98项之制造方法,其中,在形成上述障壁金属层之前,于上述配线沟渠之侧壁形成有侧壁绝缘层。100.如申请专利范围第99项之制造方法,其中,在去除上述配线沟渠内以外之金属层之后,仅于上述金属层上形成由与上述侧壁绝缘层相同之材料所构成的绝缘层。101.如申请专利范围第100项之制造方法,其中上述侧壁绝缘膜,系由氮化矽所构成。102.如申请专利范围第95项之制造方法,其更包含以下步骤:形成用以覆盖上述第一MTJ元件的保护层;形成用以覆盖上述第二MTJ元件的保护层;形成用以覆盖上述第三MTJ元件的保护层;及形成用以覆盖上述第四MTJ元件的保护层。103.如申请专利范围第102项之制造方法,其中上述第一、第二、第三及第四保护层,系由氧化铝所构成。图式简单说明:图1系关于本发明磁性随机存取记忆体之构造例1的电路图。图2系关于本发明磁性随机存取记忆体之构造例1的剖面图。图3系关于本发明磁性随机存取记忆体之构造例1的剖面图。图4系显示构造例1之第一变更例的电路图。图5系显示构造例1之第一变更例的剖面图。图6系显示构造例1之第二变更例的电路图。图7系显示构造例1之第二变更例的剖面图。图8系关于本发明磁性随机存取记忆体之构造例2的电路图。图9系关于本发明磁性随机存取记忆体之构造例2的剖面图。图10系关于本发明磁性随机存取记忆体之构造例2的剖面图。图11系显示构造例2之第一变更例的电路图。图12系显示构造例2之第一变更例的剖面图。图13系显示构造例2之第二变更例的电路图。图14系显示构造例2之第二变更例的剖面图。图15系显示构造例2之第三变更例的电路图。图16系显示构造例2之第三变更例的剖面图。图17系关于本发明磁性随机存取记忆体之构造例3的电路图。图18系关于本发明磁性随机存取记忆体之构造例3的剖面图。图19系显示构造例3之第一变更例的电路图。图20系显示构造例3之第一变更例的剖面图。图21系显示构造例3之第二变更例的电路图。图22系显示构造例3之第二变更例的剖面图。图23系关于本发明磁性随机存取记忆体之构造例4的电路图。图24系关于本发明磁性随机存取记忆体之构造例4的电路图。图25系关于本发明磁性随机存取记忆体之构造例4的电路图。图26系关于本发明磁性随机存取记忆体之构造例4的剖面图。图27系显示构造例4之变更例的电路图。图28系关于本发明磁性随机存取记忆体之构造例5的电路图。图29系关于本发明磁性随机存取记忆体之构造例5的电路图。图30系关于本发明磁性随机存取记忆体之构造例5的电路图。图31系关于本发明磁性随机存取记忆体之构造例5的剖面图。图32系显示构造例5之变更例的电路图。图33系显示构造例1之读出动作时的等效电路图。图34系显示构造例1之读出动作时的等效电路图。图35系显示构造例1之读出动作时的等效电路图。图36系显示构造例2之读出动作时的等效电路图。图37系显示构造例2之读出动作时的等效电路图。图38系显示构造例2之读出动作时的等效电路图。图39系显示构造例3之读出动作时的等效电路图。图40系显示构造例3之读出动作时的等效电路图。图41系显示构造例3之读出动作时的等效电路图。图42系显示TMR元件之构造例的示意图。图43系显示TMK元件之构造例的示意图。图44系显示TMR元件之构造例的示意图。图45系显示第一TMR元件之构造例的示意图。图46系显示第二TMR元件之构造例的示意图。图47系显示第三TMR元件之构造例的示意图。图48系显示第四TMR元件之构造例的示意图。图49系显示第一TMR元件之构造例的示意图。图50系显示第二TMR元件之构造例的示意图。图51系显示第三TMR元件之构造例的示意图。图52系显示第四TMR元件之构造例的示意图。图53系显示本发明读出电路之电路例1的示意图。图54系显示本发明读出电路之电路例2的示意图。图55系显示本发明读出电路之电路例3的示意图。图56系显示感测放大器之一例的示意图。图57系显示感测放大器内之差动放大器之一例的示意图。图58系显示感测放大器内之差动放大器之另一例的示意图。图59系显示感测放大器之另一例的示意图。图60系显示读出电路内之运算放大器之一例的示意图。图61系显示读出电路内之运算放大器之另一例的示意图。图62系显示附加电流生成部之一例的电路图。图63系显示本发明读出电路之电路例4的示意图。图64系显示判定第四TMR元件之资料値的逻辑电路图。图65系显示判定第三TMR元件之资料値的逻辑电路图。图66系显示判定第二TMR元件之资料値的逻辑电路图。图67系显示判定第一TMR元件之资料値的逻辑电路图。图68系显示写入字线驱动器/吸收器之电路例的示意图。图69系显示写入位元线驱动器/吸收器之电路例的示意图。图70系显示读出字线驱动器之电路例的示意图。图71系显示行解码器之电路例的示意图。图72系显示写入字线驱动器/吸收器之电路例的示意图。图73系显示写入位元线驱动器/吸收器之电路例的示意图。图74系显示相对于写入线作对称配置之TMR元件的示意图。图75系显示相对于写入线作对称配置之TMR元件的示意图。图76系显示相对于写入线作对称配置之TMR元件的示意图。图77系显示相对于写入线作对称配置之TMR元件的示意图。图78系显示相对于写入线作对称配置之TMR元件的示意图。图79系显示相对于写入线作对称配置之TMR元件的示意图。图80系显示写入位元线驱动器/吸收器之电路例的示意图。图81系适用本发明之制造方法1的装置构造图。图82系显示本发明之制造方法1之1步骤的剖面图。图83系显示本发明之制造方法1之1步骤的剖面图。图84系显示本发明之制造方法1之1步骤的平面图。图85系沿着图84之LXXXV-LXXXV线的剖面图。图86系显示本发明之制造方法1之1步骤的剖面图。图87系显示本发明之制造方法1之1步骤的剖面图。图88系显示本发明之制造方法1之1步骤的剖面图。图89系显示本发明之制造方法1之1步骤的剖面图。图90系显示本发明之制造方法1之1步骤的剖面图。图91系显示本发明之制造方法1之1步骤的剖面图。图92系显示本发明之制造方法1之1步骤的平面图。图93系沿着图92之XCIII-XCIII线的剖面图。图94系显示本发明之制造方法1之1步骤的剖面图。图95系显示本发明之制造方法1之1步骤的平面图。图96系沿着图95之XCVI-XCVI线的剖面图。图97系显示本发明之制造方法1之1步骤的剖面图。图98系显示本发明之制造方法1之1步骤的剖面图。图99系显示本发明之制造方法1之1步骤的剖面图。图100系显示本发明之制造方法1之1步骤的平面图。图101系沿着图100之CI-CI线的剖面图。图102系显示本发明之制造方法1之1步骤的剖面图。图103系显示本发明之制造方法1之1步骤的平面图。图104系沿着图103之CIV-CIV线的剖面图。图105系显示本发明之制造方法1之1步骤的剖面图。图106系显示本发明之制造方法1之1步骤的剖面图。图107系显示本发明之制造方法1之1步骤的剖面图。图108系显示本发明之制造方法1之1步骤的平面图。图109系沿着图108之CIX-CIX线的剖面图。图110系显示本发明之制造方法1之1步骤的剖面图。图111系显示本发明之制造方法1之1步骤的平面图。图112系沿着图111之CXII-CXII线的剖面图。图113系显示本发明之制造方法1之1步骤的剖面图。图114系显示本发明之制造方法1之1步骤的剖面图。图115系显示本发明之制造方法1之1步骤的剖面图。图116系显示本发明之制造方法1之1步骤的平面图。图117系沿着图116之CXVII-CXVII线的剖面图。图118系显示本发明之制造方法1之1步骤的剖面图图119系显示本发明之制造方法1之1步骤的平面图。图120系沿着图119之CXX-CXX线的剖面图。图121系显示本发明之制造方法1之1步骤的剖面图。图122系显示本发明之制造方法1之1步骤的剖面图。图123系显示本发明之制造方法1之1步骤的平面图。图124系沿着图123之CXXIV-CXXIV线的剖面图。图125系显示本发明之制造方法1之1步骤的平面图。图126系沿着图125之CXXVI-CXXVI线的剖面图。图127系适用本发明之制造方法2的装置构造图。图128系显示本发明之制造方法2之1步骤的剖面图。图129系显示本发明之制造方法2之1步骤的剖面图。图130系显示本发明之制造方法2之1步骤的平面图。图131系沿着图130之CXXXI-CXXXI线的剖面图。图132系显示本发明之制造方法2之1步骤的剖面图。图133系显示本发明之制造方法2之1步骤的剖面图。图134系显示本发明之制造方法2之1步骤的剖面图。图135系显示本发明之制造方法2之1步骤的剖面图。图136系显示本发明之制造方法2之1步骤的剖面图。图137系显示本发明之制造方法2之1步骤的剖面图。图138系显示本发明之制造方法2之1步骤的平面图。图139系沿着图138之CXXXIX-CXXXIX线的剖面图。图140系显示本发明之制造方法2之1步骤的平面图。图141系沿着图140之CXLI-CXLI线的剖面图。图142系显示本发明之制造方法2之1步骤的剖面图。图143系显示本发明之制造方法2之1步骤的剖面图。图144系显示本发明之制造方法2之1步骤的剖面图。图145系显示本发明之制造方法2之1步骤的平面图。图146系沿着图145之CXLVI-CXLVI线的剖面图。图147系显示本发明之制造方法2之1步骤的平面图。图148系沿着图147之CXLVIII-CXLVIII线的剖面图。图149系显示本发明之制造方法2之1步骤的剖面图。图150系显示本发明之制造方法2之1步骤的剖面图。图151系显示本发明之制造方法2之1步骤的剖面图。图152系显示本发明之制造方法2之1步骤的剖面图。图153系显示本发明之制造方法2之1步骤的剖面图。图154系显示本发明之制造方法2之1步骤的平面图。图155系沿着图154之CLV-CLV线的剖面图。图156系显示本发明之制造方法2之1步骤的平面图。图157系沿着图156之CLVII-CLVII线的剖面图。图158系显示本发明之制造方法2之1步骤的剖面图。图159系显示本发明之制造方法2之1步骤的剖面图。图160系显示本发明之制造方法2之1步骤的剖面图。图161系显示本发明之制造方法2之1步骤的平面图。图162系沿着图161之CLXII-CLXII线的剖面图。图163系显示本发明之制造方法2之1步骤的平面图。图164系沿着图163之CLXIV-CLXIV线的剖面图。图165系显示本发明之制造方法2之1步骤的剖面图。图166系显示本发明之制造方法2之1步骤的剖面图。图167系显示本发明之制造方法2之1步骤的剖面图。图168系显示本发明之制造方法2之1步骤的平面图。图169系沿着图168之CLXIX-CLXIX线的剖面图。图170系显示本发明之制造方法2之1步骤的平面图。图171系沿着图170之CLXXVI-CLXXVI线的剖面图。图172系适用本发明之制造方法3的装置构造图。图173系显示本发明之制造方法3之1步骤的剖面图图174系显示本发明之制造方法3之1步骤的剖面图。图175系显示本发明之制造方法3之1步骤的平面图。图176系沿着图175之CLXXVI-CLXXVI线的剖面图。图177系显示本发明之制造方法3之1步骤的剖面图。图178系显示本发明之制造方法3之1步骤的剖面图。图179系显示本发明之制造方法3之1步骤的剖面图。图180系显示本发明之制造方法3之1步骤的剖面图。图181系显示本发明之制造方法3之1步骤的剖面图。图182系显示本发明之制造方法3之1步骤的剖面图。图183系显示本发明之制造方法3之1步骤的平面图。图184系沿着图183之CLXXXIV-CLXXXIV线的剖面图。图185系显示本发明之制造方法3之1步骤的平面图。图186系沿着图185之CLXXXVI-CLXXXVI线的剖面图。图187系显示本发明之制造方法3之1步骤的剖面图。图188系显示本发明之制造方法3之1步骤的剖面图。图189系显示本发明之制造方法3之1步骤的剖面图。图190系显示本发明之制造方法3之1步骤的平面图。图191系沿着图190之CXCI-CXCI线的剖面图。图192系显示本发明之制造方法3之1步骤的平面图。图193系沿着图192之CXCIII-CXCIII线的剖面图。图194系显示本发明之制造方法3之1步骤的剖面图。图195系显示本发明之制造方法3之1步骤的剖面图。图196系显示本发明之制造方法3之1步骤的剖面图。图197系显示本发明之制造方法3之1步骤的剖面图。图198系显示本发明之制造方法3之1步骤的剖面图。图199系显示本发明之制造方法3之1步骤的平面图。图200系沿着图199之CC-CC线的剖面图。图201系显示本发明之制造方法3之1步骤的平面图。图202系沿着图201之CCII-CCII线的剖面图。图203系显示本发明之制造方法3之1步骤的剖面图。图204系显示本发明之制造方法3之1步骤的剖面图。图205系显示本发明之制造方法3之1步骤的剖面图。图206系显示本发明之制造方法3之1步骤的平面图。图207系沿着图206之CCVII-CCVII线的剖面图。图208系显示本发明之制造方法3之1步骤的平面图。图209系沿着图208之CCIX-CCIX线的剖面图。图210系显示本发明之制造方法3之1步骤的剖面图。图211系显示本发明之制造方法3之1步骤的剖面图。图212系显示本发明之制造方法3之1步骤的剖面图。图213系显示本发明之制造方法3之1步骤的平面图。图214系沿着图213之CCXIV-CCXIV线的剖面图。图215系显示本发明之制造方法3之1步骤的平面图。图216系沿着图215之CCXVI-CCXVI线的剖面图。图217系显示变更构造例1之一部分之构造例的电路图。图218系显示变更构造例1之一部分之构造例的电路图。图219系显示变更构造例2之一部分之构造例的电路图。图220系显示变更构造例2之一部分之构造例的电路图。图221系显示变更构造例3之一部分之构造例的电路图。图222系显示变更构造例3之一部分之构造例的电路图。图223系显示变更构造例4之一部分之构造例的电路图。图224系显示变更构造例4之一部分之构造例的电路图。图225系显示变更构造例4之一部分之构造例的电路图。图226系显示变更构造例5之一部分之构造例的电路图。图227系显示变更构造例5之一部分之构造例的电路图。图228系显示变更构造例5之一部分之构造例的电路图。 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