| 主权项 |
1.一种记忆体装置,包含:复数记忆体单元,系配置成一阵列;复数第一导线,系位于记忆体单元下方,第一导线定位于一第一方向;复数第二导线,系位于记忆体单元上方,第二导线定位于一第二方向,记忆体单元设于第一及第二导线之交叉点;及复数电流/电压控制(CVC)电路,包括一电流源极及一电流汲极,CVC电路耦合于第一及第二导线之各端,其中记忆体单元可藉由自其中一CVC电路施加一电流至第一及第二导线相对立端之一CVC电路而定址,其中CVC电路系配置使各电流源极及汲极之间之第一及第二导线长度对于各定址记忆体单元而呈实质上相同。2.如申请专利范围第1项之记忆体装置,其中阵列包含一左垂直缘、一右垂直缘、一底水平缘、及一顶水平缘,其中一些CVC电路系沿着阵列之垂直缘定位,及其中一些CVC电路系沿着阵列之水平缘定位。3.如申请专利范围第2项之记忆体装置,其中左垂直缘CVC电路之顺序系相反于右垂直缘CVC电路之顺序。4.如申请专利范围第2项之记忆体装置,其中底水平缘CVC电路之顺序系相反于顶水平缘CVC电路之顺序。5.如申请专利范围第1项之记忆体装置,其中阵列包含一顶右角隅、一底右角隅、一顶左角隅、及一底左角隅,其中一些CVC电路系定位于顶右角隅及底左角隅,及其中一些CVC电路系定位于顶左角隅及底右角隅。6.如申请专利范围第5项之记忆体装置,其中顶右角隅CVC电路之顺序系相反于底左角隅CVC电路之顺序。7.如申请专利范围第5项之记忆体装置,其中顶左角隅CVC电路之顺序系相反于底右角隅CVC电路之顺序。8.如申请专利范围第1项之记忆体装置,其中各记忆体单元系可藉由流动一写入电流通过一第一及第二导线而编程。9.如申请专利范围第8项之记忆体装置,其中各记忆体单元包含一磁性堆叠。10.如申请专利范围第9项之记忆体装置,其中装置包含一磁阻随机存取记忆体(MRAM)。11.一种记忆体装置,具有一记忆体单元阵列且耦合于复数第一及第二导线,记忆体装置包含:至少一电流/电压控制(CVC)电路,系耦合于第一及第二导线之各端,各CVC电路包括一电流源极及一电流汲极,其中记忆体单元可藉由自一CVC电路施加一电流至第一及第二导线相对立端之一CVC电路而写入资讯至记忆体单元,其中CVC电路系配置使相对立CVC电路之间之第一及第二导线长度对于各写入记忆体单元而呈实质上相同。12.如申请专利范围第11项之记忆体装置,其中阵列包含一左垂直缘、一右垂直缘、一底水平缘、及一顶水平缘,其中一些CVC电路系沿着阵列之垂直缘定位,及其中一些CVC电路系沿着阵列之水平缘定位。13.如申请专利范围第12项之记忆体装置,其中左垂直缘CVC电路之顺序系相反于右垂直缘CVC电路之顺序,及其中底水平缘CVC电路之顺序系相反于顶水平缘CVC电路之顺序。14.如申请专利范围第11项之记忆体装置,其中阵列包含一顶右角隅、一底右角隅、一顶左角隅、及一底左角隅,其中一些CVC电路系定位于顶右角隅及底左角隅,及其中一些CVC电路系定位于顶左角隅及底右角隅。15.如申请专利范围第14项之记忆体装置,其中顶右角隅CVC电路之顺序系相反于底左角隅CVC电路之顺序,及其中顶左角隅CVC电路之顺序系相反于底右角隅CVC电路之顺序。16.如申请专利范围第11项之记忆体装置,其中各记忆体单元包含一磁性堆叠。17.如申请专利范围第16项之记忆体装置,其中记忆体装置包含一磁阻随机存取记忆体(MRAM)。18.如申请专利范围第17项之记忆体装置,其中记忆体装置包含一电晶体阵列磁阻随机存取记忆体。19.如申请专利范围第13项之记忆体装置,其中记忆体装置包含一电晶体阵列磁阻随机存取记忆体。20.如申请专利范围第15项之记忆体装置,其中记忆体装置包含一电晶体阵列磁阻随机存取记忆体。21.一种制造一记忆体装置之方法,包含:提供复数记忆体单元,系配置成一阵列;设置复数第一导线于记忆体单元下方,第一导线定位于一第一方向;设置复数第二导线于记忆体单元上方,第二导线定位于一第二方向,记忆体单元设于第一及第二导线之交叉点;及耦合包括一电流源极及一电流汲极之复数电流/电压控制(CVC)电路于第一及第二导线之各端,其中记忆体单元可藉由自其中一CVC电路施加一电流至第一及第二导线相对立端之一CVC电路而定址,其中CVC电路系配置使各电流源极及汲极之间之第一及第二导线长度对于各定址记忆体单元而呈实质上相同。22.如申请专利范围第21项之方法,其中阵列包含一左垂直缘、一右垂直缘、一底水平缘、及一顶水平缘,其中耦合CVC电路包含沿着阵列之垂直缘定位一些CVC电路,及沿着阵列之水平缘定位一些CVC电路。23.如申请专利范围第22项之方法,进一步包含:将左垂直缘CVC电路之顺序相反于右垂直缘CVC电路之顺序;及将底水平缘CVC电路之顺序相反于顶水平缘CVC电路之顺序。24.如申请专利范围第21项之方法,其中阵列包含一顶右角隅、一底右角隅、一顶左角隅、及一底左角隅,其中耦合CVC电路包含定位一些CVC电路于顶右角隅及底左角隅,及耦合CVC电路包含定位一些CVC电路于顶左角隅及底右角隅。25.如申请专利范围第24项之方法,进一步包含:将顶右角隅CVC电路之顺序相反于底左角隅CVC电路之顺序;及将顶左角隅CVC电路之顺序相反于底右角隅CVC电路之顺序。26.如申请专利范围第21项之方法,其中各记忆体单元系可藉由流动一写入电流通过一第一及第二导线而编程。27.如申请专利范围第26项之方法,其中装置包含一磁阻随机存取记忆体(MRAM)。28.一种在半导体记忆体装置中编程记忆体单元之方法,其中该半导体记忆体装置包含一记忆体单元阵列,其系耦合于复数导线及可由复数导线定址,该方法包含下列步骤:利用一第一导线将一电流通过一第一记忆体单元;及利用一第二导线将一电流通过一第二记忆体单元,其中第一及第二导线具有实质上相同之电阻。29.如申请专利范围第28项之方法,其中第一及第二导线之电流系实质上相同。30.如申请专利范围第28项之方法,其中记忆体装置包括一电流/电压控制(CVC)电路耦合于导线之各端,CVC电路包含一电流源极及一电流汲极,其中该方法包括:自一CVC电路之电流源极通过第一电流至一CVC电路之电流汲极;及自一CVC电路之电流源极通过第二电流至一CVC电路之电流汲极。图式简单说明:图1说明一具有磁性堆叠记忆体单元配置成列之先前技艺磁性随机存取记忆体装置,且字元线及位元线设于各记忆体单元下方及上方以供存取记忆体单元;图2揭示一磁性随机存取记忆体阵列具有一CVC电路定位于阵列之各缘上,且通往不同记忆体单元之写入路径具有不同长度;图3说明本发明之一实施例具有一CVC电路定位于阵列之各角隅处,造成不同记忆体单元之写入路径具有实质上相同之长度;图4说明一磁性随机存取记忆体装置之配置方式具有一记忆体单元阵列及复数CVC电路定位于单元阵列之各缘周侧,造成阵列内记忆体单元之可变长度写入路径;图5揭示一简示图,代表沿着图4所示阵列一侧上之一CVC电路与阵列相反侧上之另一CVC电路间之写入路径之电阻;图6说明本发明之一实施例具有CVC电路于阵列之角隅处;图7说明本发明之另一实施例具有CVC电路于阵列之角隅处,且CVC电路定位以减小相对立CVC电路间之距离;及图8说明本发明实施例之一磁性随机存取记忆体装置之配置方式具有CVC电路沿着记忆体阵列之水平及垂直缘而定位,且CVC电路定位以减小相对立CVC电路间之距离。 |
