| 主权项 |
1.一种半导体积体电路装置,系具有:(a)在半导体基板上形成之绝缘膜中所形成之孔;(b)在上述孔之底部及侧壁上所形成之第1导电膜,在上述孔之底部上所形成之第1导电膜,系由上述孔之底部之中央部朝侧壁使其厚膜增加之第1导电膜;及(c)在上述第1导电膜上,埋入上述孔内部的第2导电膜。2.如申请专利范围第1项之半导体积体电路装置,其中上述孔之底部上所形成之第1导电膜,系在界定上述孔之底部之区域之全周围使其厚度由底部之中央部朝侧壁增加。3.如申请专利范围第1项之半导体积体电路装置,其中上述半导体积体电路装置,系具有由上述孔之底部露出之配线,上述第1导电膜,系至少在上述配线之延伸方向,使其厚度由上述孔之底部之中央部朝侧壁增加。4.一种半导体积体电路装置,系具有:(a)在半导体基板上形成之绝缘膜中所形成之孔;(b)在上述孔之底部及侧壁上所形成之第1导电膜,具有由上述孔之侧壁朝底部之中央部下降之倾斜部的第1导电膜;及(c)在上述第1导电膜上,埋入上述孔内部的第2导电膜。5.如申请专利范围第4项之半导体积体电路装置,其中上述孔之底部上所形成之第1导电膜,系在界定上述孔之底部之区域之全周围具有由上述孔之侧壁朝底部之中央部下降之倾斜部。6.如申请专利范围第4项之半导体积体电路装置,其中上述半导体积体电路装置,系具有由上述孔之底部露出之配线,上述第1导电膜,系至少在上述配线之延伸方向,具有由上述孔之侧壁朝底部之中央部下降之倾斜部。7.一种半导体积体电路装置,系具有:(a)在半导体基板上形成之绝缘膜中所形成之孔;(b)在上述孔之底部及侧壁上所形成之第1导电膜,上述孔之底部之中央部之膜厚B,系较由最短地点朝上述孔之底部下降之垂线所对应之膜厚A为小的第1导电膜,该最短地点为自上述孔之底部二角部至上述第1导电膜止之最短地点;及(c)在上述第1导电膜上,埋入上述孔内部的第2导电膜。8.如申请专利范围第7项之半导体积体电路装置,其中上述孔之底部上所形成之第1导电膜,系在界定上述孔之底部之区域之全周围,上述膜厚B较上述膜厚A为小。9.如申请专利范围第7项之半导体积体电路装置,其中上述半导体积体电路装置,系具有由上述孔之底部露出之配线,上述第1导电膜,系至少在上述配线之延伸方向,上述膜厚B较上述膜厚A为小。10.一种半导体积体电路装置,系具有:(a)在半导体基板上形成之绝缘膜中所形成之孔;(b)在上述孔之底部及侧壁上所形成之第1导电膜,上述孔之底部之中央部之电阻低于,自上述孔之底部之角部至上述第1导电膜之表面止之最短地点朝向上述孔之底部下降之垂线所对应之部位之电阻的第1导电膜;及(c)在上述第1导电膜上,埋入上述孔内部的第2导电膜。11.如申请专利范围第10项之半导体积体电路装置,其中上述孔之底部上所形成之第1导电膜,系在界定上述孔之底部之区域之全周围使上述中央部之电阻低于上述部位之电阻。12.如申请专利范围第10项之半导体积体电路装置,其中上述半导体积体电路装置,系具有由上述孔之底部露出之配线,上述第1导电膜,系至少在上述配线之延伸方向,使上述中央部之电阻低于上述部位之电阻。13.一种半导体积体电路装置,系具有:(a)在半导体基板上形成之第1配线;(b)在上述第1配线上形成之绝缘膜中所形成之孔,于其底部使上述第1配线之表面露出的孔;(c)在上述孔之底部及侧壁上所形成之第1导电膜;(d)在上述第1导电膜上,埋入上述孔内部的第2导电膜;及(e)于上述第2导电膜上形成的第2配线;自上述第1配线介由第1导电膜及第2导电膜到达上述第2配线的最短路径,上述最短路径横切上述第1导电膜之部位,和上述第1导电膜之最小电阻部位系不同。14.一种半导体积体电路装置,系具有:(a)在半导体基板上形成之第1配线;(b)在上述第1配线上形成之绝缘膜中之孔,于其底部使上述第1配线之表面露出的孔;(c)在上述孔之底部及侧壁上所形成之第1导电膜;(d)在上述第1导电膜上,埋入上述孔内部的第2导电膜;及(e)于上述第2导电膜上形成的第2配线;自上述第1配线介由第1导电膜及第2导电膜到达上述第2配线的最短路径,上述最短路径横切上述第1导电膜之部位,并非上述第1导电膜之最小电阻部位。15.一种半导体积体电路装置,系具有:(a)在半导体基板上形成之绝缘膜中所形成之孔;(b)在上述孔之底部及侧壁上所形成之第1导电膜,(b1)上述孔之底部之中央部之膜厚B低于,自上述孔之底部之角部至上述第1导电膜之表面止之最短地点朝向上述孔之底部下降之垂线所对应之膜厚A,(b2)上述孔之底部之中央部之膜厚B低于,自上述孔之底部之角部至上述第1导电膜之表面止之最短地点朝向上述孔之侧壁下降之垂线所对应之膜厚C,的第1导电膜;及(c)在上述第1导电膜上,埋入上述孔内部的第2导电膜。16.如申请专利范围第15项之半导体积体电路装置,其中上述孔之底部上所形成之第1导电膜,系在界定上述孔之底部之区域之全周围,上述膜厚B小于上述膜厚A,且上述膜厚B小于上述膜厚C。17.如申请专利范围第15项之半导体积体电路装置,其中上述半导体积体电路装置,系具有由上述孔之底部露出之配线,上述第1导电膜,系至少在上述配线之延伸方向,上述膜厚B小于上述膜厚A,且上述膜厚B小于上述膜厚C。18.一种半导体积体电路装置,系具有:(a)在半导体基板上形成之第1配线;(b)在上述第1配线上形成之绝缘膜;(c)在上述第1配线及上述绝缘膜中形成之孔,其底部位于较上述第1配线之表面更深位置的孔;(d)在上述孔之底部及侧壁上所形成之第1导电膜,于上述孔之侧壁部,与上述第1配线表面接触之上述第1导电膜之侧壁部之膜厚E,系大于上述孔之底部之中央部之膜厚B的第1导电膜;(e)在上述第1导电膜上,埋入上述孔内部的第2导电膜。19.一种半导体积体电路装置,系具有:(a)在半导体基板上形成之第1配线;(b)在上述第1配线上形成之绝缘膜;(c)在上述第1配线及上述绝缘膜中形成之孔,其底部位于较上述第1配线之表面更深位置的孔;(d)在上述孔之底部及侧壁上所形成之第1导电膜,与上述第1配线表面接触之侧壁部上之第1导电膜,系朝孔之底部使其膜厚增加的第1导电膜;(e)在上述第1导电膜上,埋入上述孔内部的第2导电膜。20.如申请专利范围第19项之半导体积体电路装置,其中于上述孔之侧壁部上形成之第1导电膜,系由接触上述第1配线表面之部分起,自上部朝孔之底部使其膜厚增加。21.如申请专利范围第1-20项中任一项之半导体积体电路装置,其中上述第1导电膜之电阻値,系大于上述第2导电膜之电阻値。22.如申请专利范围第1-20项中任一项之半导体积体电路装置,其中上述第1导电膜,系高熔点金属膜或高熔点金属膜之氮化物。23.如申请专利范围第1-20项中任一项之半导体积体电路装置,其中上述第1导电膜,系Ta(钽)、TaN(氮化钽)、Ti(钛)、TiN(氮化钛)、W(钨)、WN(氮化钨)、TiSiN(氮化钛矽化物)、WSiN(氮化钨矽化物)、或彼等之合金、或彼等之积层膜。24.如申请专利范围第1-20项中任一项之半导体积体电路装置,其中上述第2导电膜,系Cu(铜)膜或彼等之合金。25.如申请专利范围第1-20项中任一项之半导体积体电路装置,其中上述第1导电膜,系为确保上述第2导电膜与绝缘膜之间之阻隔性之最小膜厚以上。26.一种半导体积体电路装置之制造方法,系具有:(a)在半导体基板上形成之绝缘膜中形成孔之工程;(b)在上述孔之底部及侧壁上形成第1导电膜之工程;及(c)在上述第1导电膜上,于上述孔内部埋入第2导电膜之工程;上述第1导电膜,系藉由离子偏压溅射法形成由上述孔之底部之中央部朝侧壁使其厚膜增加。27.如申请专利范围第26项之半导体积体电路装置之制造方法,其中上述孔之底部上所形成之第1导电膜,系在界定上述孔之底部之区域之全周围使其厚度由底部之中央部朝侧壁增加。28.一种半导体积体电路装置之制造方法,系具有:(a)在半导体基板上形成之绝缘膜中形成孔之工程;(b)在上述孔之底部及侧壁上形成第1导电膜之工程;及(c)在上述第1导电膜上,于上述孔内部埋入第2导电膜之工程;上述第1导电膜,系藉由离子偏压溅射法形成具有由上述孔之侧壁朝底部之中央部下降之倾斜部。29.如申请专利范围第28项之半导体积体电路装置之制造方法,其中上述孔之底部上所形成之第1导电膜,系在界定上述孔之底部之区域之全周围具有由上述孔之侧壁朝底部之中央部下降之倾斜部。30.如申请专利范围第28项之半导体积体电路装置之制造方法,其中上述半导体积体电路装置,系其有由上述孔之底部露出之配线,上述第1导电膜,系至少在上述配线之延伸方向,具有由上述孔之侧壁朝底部之中央部下降之倾斜部。31.一种半导体积体电路装置之制造方法,系具有:(a)在半导体基板上形成之绝缘膜中形成孔之工程;(b)在上述孔之底部及侧壁上形成第1导电膜之工程;及(c)在上述第1导电膜上,于上述孔内部埋入第2导电膜之工程;上述第1导电膜,系藉由离子偏压溅射法形成为,上述孔之底部之中央部之膜厚B小于由最短地点朝上述孔之底部下降之垂线所对应之膜厚A,该最短地点为自上述孔之底部之角部至上述第1导电膜止之最短地点。32.如申请专利范围第31项之半导体积体电路装置之制造方法,其中上述孔之底部上所形成之第1导电膜,系在界定上述孔之底部之区域之全周围,上述膜厚B较上述膜厚A为小。33.如申请专利范围第31项之半导体积体电路装置之制造方法,其中上述半导体积体电路装置,系具有由上述孔之底部露出之配线,上述第1导电膜,系至少在上述配线之延伸方向,上述膜厚B较上述膜厚A为小。34.一种半导体积体电路装置之制造方法,系具有:(a)在半导体基板上形成之绝缘膜中形成孔之工程;(b)在上述孔之底部及侧壁上形成第1导电膜之工程;及(c)在上述第1导电膜上,于上述孔内部埋入第2导电膜之工程;上述第1导电膜,系藉由离子偏压溅射法形成为,(b1)上述孔之底部之中央部之膜厚B低于,自上述孔之底部之角部至上述第1导电膜之表面止之最短地点朝向上述孔之底部下降之垂线所对应之膜厚A,(b2)上述孔之底部之中央部之膜厚B低于,自上述孔之底部之角部至上述第1导电膜之表面止之最短地点朝向上述孔之侧壁下降之垂线所对应之膜厚C。35.如申请专利范围第34项之半导体积体电路装置之制造方法,其中上述孔之底部上所形成之第1导电膜,系在界定上述孔之底部之区域之全周围,上述膜厚B小于上述膜厚A,且上述膜厚B小于上述膜厚C。36.如申请专利范围第34项之半导体积体电路装置之制造方法,其中上述半导体积体电路装置,系具有由上述孔之底部露出之配线,上述第1导电膜,系至少在上述配线之延伸方向,上述膜厚B小于上述膜厚A,且上述膜厚B小于上述膜厚C。37一种半导体积体电路装置之制造方法,系具有:(a)在半导体基板上形成第1配线之工程;(b)在上述第1配线上形成绝缘膜之工程;(c)在上述第1配线及上述绝缘膜中形成,底部位于较上述第1配线之表面更深位置之孔的工程;(d)在上述孔之底部及侧壁上形成第1导电膜之工程;及(e)在上述第1导电膜上,于上述孔内部埋入第2导电膜之工程;上述第1导电膜,系藉由离子偏压溅射法形成为,于上述孔之侧壁部,与上述第1配线表面接触之上述第1导电膜之侧壁部之膜厚E,大于上述孔之底部之中央部之膜厚B。38.一种半导体积体电路装置之制造方法,系具有:(a)在半导体基板上形成第1配线之工程;(b)在上述第1配线上形成绝缘膜之工程;(c)在上述第1配线及上述绝缘膜中形成,底部位于较上述第1配线之表面更深位置之孔的工程;(d)在上述孔之底部及侧壁上形成第1导电膜之工程;及(e)在上述第1导电膜上,于上述孔内部埋入第2导电膜之工程;上述第1导电膜,系藉由离子偏压溅射法形成为,与上述第1配线表面接触之侧壁部上之第1导电膜,系朝孔之底部使其膜厚增加。39.如申请专利范围第38项之半导体积体电路装置之制造力法,其中于上述孔之侧壁部上形成之第1导电膜,系由接触上述第1配线表面之部分起,自上部朝孔之底部使其膜厚增加。40.如申请专利范围第26-39项中任一项之半导体积体电路装置之制造方法,其中上述第1导电膜,系为确保上述第2导电膜与绝缘膜之间之阻隔性之最小膜厚以上,且为高熔点金属膜或高熔点金属膜之氮化物。41.如申请专利范围第26-39项中任一项之半导体积体电路装置之制造力法,其中上述第1导电膜,系Ta(钽)、TaN(氮化钽)、Ti(钛)、TiN(氮化钛)、W(钨)、WN(氮化钨)、TiSiN(氮化钛矽化物)、WSiN(氮化钨矽化物)、或彼等之合金、或彼等之积层膜。42.如申请专利范围第26-39项中任一项之半导体积体电路装置之制造方法,其中上述第2导电膜,系Cu(铜)膜或彼等之合金。图式简单说明:图1:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图2:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图3:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图4:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图5:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图6:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分平面图。图7:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图8:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图9:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图10:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图11:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图12:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图13:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图14:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图15:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图16:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图17:本发明实施形态1之效果说明用之半导体积体电路装置之基板之重要部分断面图。图18:本发明实施形态1之效果说明用之半导体积体电路装置之基之重要部分断面图。图19:本发明实施形态1之效果说明用之半导体积体电路装置之基板之重要部分断面图。图20(a):本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分平面图,(b)为重要部分断面图。图21(a):本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分平面图,(b)为重要部分断面图。图22(a):本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分平面图,(b)为重要部分断面图。图23(a):本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分平面图,(b)为重要部分断面图。图24(a):本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分平面图,(b)为重要部分断面图。图25(a):本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分平面图,(b)为重要部分断面图。图26:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分平面图。图27:本发明实施形态1之半导体积体电路装置之制造装置之概略图。图28:本发明实施形态1之效果说明图。图29:本发明实施形态1之效果说明图。图30:本发明实施形态1之效果说明图。图31:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图32:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图33:本发明实施形态1之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图34:本发明实施形态2之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图35:本发明实施形态2之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图36:本发明实施形态2之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图37:本发明实施形态2之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图38:本发明实施形态2之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图39:本发明实施形态2之半导体积体电路装置之制造方法表示用基板之重要部分平面图。图40:本发明实施形态2之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图41:本发明实施形态2之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图42:本发明实施形态2之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图43:本发明实施形态3之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图44:本发明实施形态3之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图45:本发明实施形态3之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图46:本发明实施形态3之半导体积体电路装置之制造方法表示用基板之重要部分平面图。图47:本发明实施形态3之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图48:本发明实施形态3之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图49:本发明实施形态3之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图50:本发明实施形态3之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图51:本发明实施形态3之半导体积体电路装置之制造方法表示用基板之重要部分断面图。图52:本发明实施形态3之效果说明用之半导体积体电路装置之基板之重要部分断面图。 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